生物醫學成像數字化設計思考

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1引言

多通道輻射成像探測器已廣泛應用于生物醫學成像系統中，探測器的輸出信號經過多通道的前端模擬讀出電路處理，然后被數據采集系統數字化后進行圖像重建［1］．模數轉換器（Analog－to－digitalConverter，ADC）將前端讀出電路輸出的模擬信號轉換為數字信號，是數據采集系統的關鍵模塊，ADC的性能直接決定了生物醫學成像的質量．在多通道前端電子系統中，一般有三種方案實現信號由模擬到數字的轉換．首先，使用多個并行的ADC后接一個數字多路選擇器的結構［2］．這種方法中，采用低速或中速的ADC如逐次逼近型（SAR）ADC就能滿足要求，但是由于每個通道配置一個ADC，將占用很大的面積，而且消耗較大的功耗．其次，采用多通道的ADC結構［3］．常見的結構如斜坡（Ramp）ADC，但是這種結構對比較器的精度要求很高，而且需要高頻采樣時鐘，另外通道之間也存在串擾的影響．第三種方案是采用一個模擬多路選擇器和一個高速ADC實現［4］．ADC可采用快閃式（Flash）或流水線式（Pipeline）結構．快閃式ADC因其消耗較大功耗而不適合高分辨率的情況．流水線ADC把整體上要求的轉換精度平均分配到每一級，降低了對模擬電路精度的要求，同時流水線結構的轉換速率幾乎與級數無關，因此能夠在速度、功耗和分辨率方面獲得最優的折衷［5－7］．基于以上分析，本文采用模擬多路選擇器＋流水線ADC結構，實現多通道前端電子系統中模擬到數字的高速轉換．

2設計與分析

根據生物醫學成像前端電子系統的結構及信號處理的要求，本文提出了多通道流水線結構的前端電子系統．圖1所示為多通道前端電子系統的結構及信號處理時序．如圖1（a）所示，探測器模組通過光電轉換產生16通道的微弱電荷信號，經過前端讀出電路的放大及整形，在一個時間窗口（5．12μs）內產生穩定的電壓輸出．模數轉換器在一個時間窗口內完成16通道的模擬到數字的轉換．圖1（b）所示為前端電子系統的信號處理時序，探測器信號的模擬讀出、模數轉換、數據輸出分別在三個相鄰的時間窗口內依次流水式完成，有效降低了對電路速度的要求，提高了系統處理效率。基于以上分析，本文提出的多通道流水線ADC結構如圖2所示．Vin＜0＞、Vin＜1＞、…Vin＜15＞為16個通道的模擬讀出信號，經過輸入處理電路后分別得到一對差分模擬信號Vinp、Vinn．流水線ADC完成模擬到數字的轉換，輸出8－bit數字信號Din＜7：0＞．輸出處理模塊緩存該數據，并在下一個時間窗口內輸出．輸入處理電路完成16個通道的模擬信號的多路選擇，并將其轉換成差分信號．流水線ADC采用8－bit25Ms／s每級1．5bit的PipelineADC結構，實現模擬信號到數字信號的轉換．輸出處理電路處理并緩存當前時間窗口的數字數據，并在下個時間窗口輸出．時序控制模塊完成整個模數轉換系統的時序控制，產生16路信號選擇的開關信號、流水線ADC的時鐘信號以及用于數據存儲并輸出的控制信號．多通道模數轉換器的工作時序如圖3所示．tw（＝5．12μs）為一個時間窗口；tc0（＝0．2μs）為通道0轉換時間；tc15（＝0．2μs）為通道15轉換時間；tc（＝0．8μs）為16個通道總的轉換時間；ts（＝0．64μs）為轉換后數據存儲的時間；to（＝0．64μs）為數據輸出時間．D0、D1…D15為當前窗口轉換的數據；D0’、D1’…D15’為上個時間窗口轉換的數據，在當前窗口輸出．根據系統要求，一個時間窗口定義為5．12μs．外部輸入時鐘Clk＿50M為50MHz，系統內部時鐘Clk＿25M為25MHz，它是將Clk＿50M二分頻后得到的．當窗口復位信號（Window）變為高電平后，電路開始工作，SW＜0＞產生40ns的高脈沖，選通通道0的模擬信號，接著SW＜1＞產生40ns的高脈沖，選通通道1的模擬信號……．每隔一個時鐘周期（40ns），一個模擬信號進入流水線ADC，當通道1的模擬信號轉換完畢后，每隔一個時鐘周期（40ns）輸出一路8－bit數據．數據串行進入寄存器Wi（i＝0，1…15），然后并行進入寄存器Ri（i＝0，1，…，15），等待下個時間窗口輸出．時間窗口復位結束后，在時鐘Clk＿out（25MHz）的控制下，寄存器R＜0：15＞中存儲的上個時間窗口轉化得到的數據串行輸出．

3電路實現

3．1輸入處理電路

輸入處理電路如圖4所示．虛線左邊為16通道模擬多路選擇器電路，時序控制電路生成控制信號SW＜15：0＞，SW＜15：0＞信號同一時刻只有一個為高電平．當SW＜i＞為高電平時，Vin＜i＞通道的開關閉合，第i通道的模擬信號連接到模數轉換電路，其余通道懸空．開關采用CMOS傳輸門實現，要求導通電阻小．在設計CMOS開關時要選擇合理的K值，即滿足（W／L）p＝K＊（W／L）n，使得開關導通電阻在輸入電壓擺幅內變化最小．通過對CMOS傳輸門導通電阻在不同尺寸時的仿真，確定當K＝4．2時，導通電阻變化最小．

3．2流水線轉換電路

本文提出的數字化結構要求在一個時間窗口（即5．12μs）內實現16個通道的模數轉換．根據系統對信號轉換分辨率的要求，文中采用8－bit25Ms／s的pipelineADC結構．由圖3可知，完成16通道的模數轉換所需時間為0．8μs，考慮窗口復位所需時間，總的時間小于1μs，完全滿足窗口大小的要求．另外，由于所需轉換時間遠遠小于一個時間窗口，因此該結構可擴展到更多通道應用．流水線模數轉換器的電路結構如圖5所示．Vip、Vin為差分輸入信號，Clk為25MHz采樣時鐘，S1、S2為兩相不交疊時鐘，D＜7∶0＞為轉換后的最終數字輸出．在基于閉環運算放大器的開關電容電路實現中，單級有效位數少使得電路的反饋因子較大，并且流水級中運放的負載較小，運放的增益與帶寬要求減小，可容忍的失調電壓范圍變大，比較器精度要求降低．在文獻［8］中提到，對于分辨率小于10bit的流水線模數轉換器，流水級一般采用較低的有效位數（小于2～3bit）．因此，本文采用單級1．5bit的流水線結構．8－bit25Ms／s的流水線模數轉換電路對運放的增益和帶寬要求不高，同時差分結構可使信號擺幅增加一倍，因此運放采用典型的全差分套筒式共源共柵結構．由于比較器是在采樣階段結束后開始工作，比較結果用于保持放大階段，因此需要一個高速比較器．本文比較器電路采用動態鎖存比較器結構，鎖存控制信號為采樣信號取反．通過Hspice仿真，比較器完成比較所需時間約為900ps．流水級電路輸出的比較數據為溫度計碼格式，傳統的流水線模數轉換電路在進行數字校正之前需要使用碼制轉換電路先將溫度計碼轉換為二進制碼．本文的模數轉換電路通過改變數字校正電路輸入的順序，使得溫度計碼直接可以進行數字校正．

3．3時序控制和輸出處理電路

時序控制電路和輸出處理電路遵循數字電路設計流程，采用Verilog－HDL語言描述．時序控制電路主要實現三個功能：（1）產生控制16通道模擬開關的SW信號，這可以通過具有17個狀態的狀態機實現；（2）控制轉換得到的數據存儲，由于pipelineADC從開始轉換到得到第一個數據所需時間是固定的，并且一個時鐘周期輸出一個數據，因此可以采用計數器產生控制信號；（3）控制所存儲數據的輸出，采用計數器產生控制信號．輸出處理電路主要實現兩個功能：1）存儲pipe－lineADC轉換后的16個通道的數據；（2）在下一個時間窗口順序輸出16組的8－bit數據．本文采用的存儲與輸出策略如圖6所示．當存儲控制信號en＿w有效，在clk＿write的上跳沿將轉換后的數據Din＜7：0＞串行寫入寄存器W0，W1．…．W15，然后通過Ri寄存器的B輸入端并行寫入寄存器R0，R1，…，R15．在下一個時間窗口，寄存器W0，W1，…，W15又存儲新的數據，寄存器R0，R1，…，R15則在clk＿read的上跳沿串行輸出所存儲的數據．

4仿真驗證

本設計遵循數模混合電路“中間相遇”的Top－down設計方法，采用TSMC0．18μmmixedsignalCMOS工藝，模擬部分（包括輸入處理電路和流水線模數轉換電路）的電源電壓為3．3V，數字部分（包括時序控制和輸出處理電路）的電源電壓為1．8V，運用SpectreVerilog仿真工具，進行了全電路的仿真驗證．仿真結果表明在第一個時間窗口復位結束后，16通道的單端模擬信號依次通過模擬多路選擇器→單端轉差分→流水線模數轉換器→存儲與輸出；在第二個時間窗口復位結束后順序輸出前一時間窗口存儲的數字數據．同時，下一組16通道的單端模擬信號進行單端轉差分、模數轉換和存儲．全電路仿真結果表明，本文設計方案完全可以滿足特定時間窗口下16通道的模數轉換．16通道的模擬多路選擇及單端轉差分處理如圖7所示（以通道0和通道1為例）．SW＜0＞、SW＜1＞分別為通道0和通道1的開關控制信號；Vin－put為模擬多路選擇器的輸出；Vip、Vin為產生的差分信號，共模電壓為1．8V；S1為流水線模數轉換器的采樣信號，高電平有效．SW＜i＞提前采樣信號S1半個時鐘周期有效，當S1有效時，差分信號Vip、Vin已達到穩定，從而保證正確的模數轉換．流水線模數轉換器的性能仿真如圖8所示（輸入正弦信號頻率為1．0375MHz，幅度為±0．5V，采樣頻率為25．6MHz）．由仿真結果計算可得，DNL為－0．62～0．67LSB，INL為－0．39～0．72LSB，SNR為45．99dB，SFDR為40．57dB，ENOB為6．03bit．

5結束語

本文設計了一個應用于生物醫學成像前端電子系統的多通道流水線數字化電路．在分析成像前端電子系統特點的基礎上，提出了流水式的前端模擬信號處理、模數轉換和數據輸出結構，并完成了模擬多路選擇、單端轉差分、流水線模數轉換、數據存儲與輸出等模塊的電路實現和仿真．流水線模數轉換電路的性能滿足8－bit25Ms／s的性能要求，全電路仿真結果表明，本文設計的電路滿足系統設計要求，并具有進一步擴展通道數的能力。