• <input id="zdukh"></input>
  • <b id="zdukh"><bdo id="zdukh"></bdo></b>
      <b id="zdukh"><bdo id="zdukh"></bdo></b>
    1. <i id="zdukh"><bdo id="zdukh"></bdo></i>

      <wbr id="zdukh"><table id="zdukh"></table></wbr>

      1. <input id="zdukh"></input>
        <wbr id="zdukh"><ins id="zdukh"></ins></wbr>
        <sub id="zdukh"></sub>
        公務員期刊網 論文中心 正文

        Multisim的輔助數字電路設計研究

        前言:想要寫出一篇引人入勝的文章?我們特意為您整理了Multisim的輔助數字電路設計研究范文,希望能給你帶來靈感和參考,敬請閱讀。

        Multisim的輔助數字電路設計研究

        摘要:multisim在實際應用階段具有較強的優勢特點,不僅能夠實現對模擬電路的細化探究,更能根據實際情況進行仿真性分析。實際上Multisim是以設計為主體的工具形式,其優勢不僅體現在對模擬電路的設計上,更重要的是,在數字電路分析設計框架中,其功能效用也是無可比擬的。

        關鍵詞:Multisim;輔助電路設計;VHDL

        在以往進行電路設計時,設計理念往往較為單一,并以從下至上為主體,依托試探等方法設計工作就能順利開展。通常情況下,電路參數需要預先設定,這就需要對以往的電路數據進行分析,而后根據經驗對參數進行確定,在這一階段中的模型建設大多服務于電路特性研究。通過對電路及器件進行簡單模擬,就能為后續電路的連接及標準預估奠定基礎,從而促使其各項指標得到預設狀態。該種設計工作的開展需要大量的資金支持,并且應用能效普遍不高。在信息技術不斷拓展應用的過程中,部分要求較高的電路可以以此應用為前提逐步推進電路設計工作。Multisim作為設計工具,能夠通過計算機對電路進行科學設計,實現其能效作用的最大化發揮[1]。

        1標準通用器件的設計方法

        Multisim是現階段應用較廣的設計工具,能夠實現對電路的仿真建設及設計,在實際操作階段,Multisim能夠將信息資源進行結構性整合,而后在原理圖能夠高效傳輸的基礎上,應用相關設備就能對數據進行分析,仿真環境中各項數據就能高效滲透及顯示。以模60計數器數字電路為基準,促使其能效作用充分發揮,就需要對中間核定計數進行標準限制,這就需要將其劃分為兩組不同層次。第一級應當服務于個位計數,而再一級則應當以十位為基準進行計數。由于以上兩級所涵蓋的計數范疇并不一致,這就應當對原始數據進行處理,并應用具有清零作用的芯片,確保其應用能效與設計要求相契合。為了對模60計數器的運作流程進行質量控制,提高計數結果的精準度,在Multisim設計平臺上就需要將側重點放在電路結構設計中,促使電路情況能夠全面體現。實際上在Multisim運行階段需要在元器件庫中選取相應規格及標準的顯示器,而后在對方波信號源進行精準掌控后,就需要選擇與實際需求相符合的邏輯分析儀,對其結果進行探究就能科學衡量計數工作的精準度。在實際分析階段,應當嚴格按照相應作用機制對其進行累加計數。當兩級都能夠達到相應值量標準時,計數器將會恢復到最初始狀態。后續循環計數就可以以時間規律為基準,這樣就能促使模60的計數功能充分發揮。

        2以VHDL為主體的設計方法

        VHDL實際上就是硬件展示語言,其本身具有一定的國際特性,標準界限也相當清晰,相對不斷創新發展的Multisim,在實際運作階段就能以此為語言主體形式逐步推進對電路的設計工作,并且軟件仿真器也具有一定的多樣化特點,實現對不同模型的優化結合。Multisim在實際設計階段,能夠根據要求發揮其編譯功能,這與器件設計可以相互分離,實現對細節的精準把控。CLR在應用框架中占據重要地位,具有人工清零作用,作為端體形式,當其值量為1時,計數器所輸出的數值就會隨之改變,并以零為主體顯示出來,需要注意的是,只有其值量達到1,計數器才能顯示數據,實現輸出能效。當計數器顯示數據為零,計數允許端的數值為1時,可以根據時鐘狀態逐步推進計數工作,確保輸出狀態與實際情況相符合。在最初階段,需要確保時刻的個位及十位都達到清零標準,而后在開始進行計數的流程化項目中,個位數值將會呈現出從0至9的趨勢狀態,而十位的數值變化則與其存在一定差異,從0至5進行變化。當以上兩個部分的數值度到達最頂端狀態時,人工清零能效就會發揮,而后就會重新開始下一輪的計數,因此不難發現,該流程具有限制的循環性特點。在這一階段,當進位輸出端口發生進位變化時,就說明已經完成清零并進入了下一階段的計數[2]。以VHDL為依托進行語言設計,是較為常見的方法,其本身權限范圍可以根據實際情況進行拓展,并實現對不同模值進行計數,相對的計數器功能也能充分發揮,實現這一指標需要對程序進行調整,將目標值劃分為多個部分,而后對其數值進行乘積就能獲取相應需求信息。通過對VHDL語言進行充分利用,就能對電路進行合理設計,不僅如此仿真后的功能也將趨于正常標準,但在進入到最后階段時,其顯示的綜合結果也不一定百分之百的精準。在特殊情況下,對其進行延時處理就能確保顯示結果與實際電路運行狀態更為貼近[3]。

        3結束語

        綜上所述,Multisim在進行數字電路分析設計階段,其優勢性能較為顯著,它能夠根據實際情況對數字電路的設計環境進行模擬,這不僅能夠將數字電路的設計方向及主體進行全面展示,更能進一步提高電子系統的設計能效,促使系統環境更加安全、穩定,凸顯設計的靈活性及科學性特色優勢。

        參考文獻:

        [1]周圍,韓建,于波.基于Multisim和Authorware的數字電路仿真實驗平臺設計[J].實驗技術與管理,2015,32(4).

        [2]楊慶.基于Multisim的數字電路設計性實驗研究[J].九江學院學報(自然科學版),2010,25(2).

        [3]程珊.Multisim2001在教學中的仿真應用研究[J].南方農機,2010(3):36-38.

        作者:董巖 單位:哈爾濱華德學院

        无码人妻一二三区久久免费_亚洲一区二区国产?变态?另类_国产精品一区免视频播放_日韩乱码人妻无码中文视频
      2. <input id="zdukh"></input>
      3. <b id="zdukh"><bdo id="zdukh"></bdo></b>
          <b id="zdukh"><bdo id="zdukh"></bdo></b>
        1. <i id="zdukh"><bdo id="zdukh"></bdo></i>

          <wbr id="zdukh"><table id="zdukh"></table></wbr>

          1. <input id="zdukh"></input>
            <wbr id="zdukh"><ins id="zdukh"></ins></wbr>
            <sub id="zdukh"></sub>
            亚洲成色最大综合在线播放6 | 中文字幕精品一区久久久久 | 亚洲AⅤ综合在线欧美一区 亚洲另类sm视频在线观看 | 亚洲AV色影在线 | 亚洲成AV人在线观看网址 | 亚洲成年人电影在线观看 |