集成電路設(shè)計方法及IP設(shè)計技術(shù)

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【摘要】集成電路在設(shè)計應(yīng)用過程中呈現(xiàn)出性能穩(wěn)定、體積小、可靠性強(qiáng)等優(yōu)勢特點(diǎn)，且被廣泛應(yīng)用于計算機(jī)、通訊設(shè)備、電視機(jī)、遙控等領(lǐng)域中，但傳統(tǒng)集成電路設(shè)計方法已經(jīng)無法滿足當(dāng)代社會發(fā)展需求，因而在此基礎(chǔ)上，為了打造良好的工藝發(fā)展空間，應(yīng)注重對集成電路設(shè)計進(jìn)行優(yōu)化處理，即融入ip重用設(shè)計技術(shù)等，改造集成電路設(shè)計路徑，達(dá)到最佳的產(chǎn)品研發(fā)狀態(tài)。本文從當(dāng)前集成電路設(shè)計方法分析入手，并詳細(xì)闡述了IP設(shè)計技術(shù)在集成電路中的具體應(yīng)用。

【關(guān)鍵詞】集成電路；設(shè)計方法；IP技術(shù)

基于CMOS工藝發(fā)展背景下，CMOS集成電路得到了廣泛應(yīng)用，即到目前為止，仍有95%集成電路融入了CMOS工藝技術(shù)，但基于64kb動態(tài)存儲器的發(fā)展，集成電路微小化設(shè)計逐漸引起了人們關(guān)注。因而在此基礎(chǔ)上，為了迎合集成電路時代的發(fā)展，應(yīng)注重在當(dāng)前集成電路設(shè)計過程中從微電路、芯片等角度入手，對集成電路進(jìn)行改善與優(yōu)化，且突出小型化設(shè)計優(yōu)勢。以下就是對集成電路設(shè)計與IP設(shè)計技術(shù)的詳細(xì)闡述，望其能為當(dāng)前集成電路設(shè)計領(lǐng)域的發(fā)展提供參考。

1當(dāng)前集成電路設(shè)計方法

1.1全定制設(shè)計方法

集成電路，即通過光刻、擴(kuò)散、氧化等作業(yè)方法，將半導(dǎo)體、電阻、電容、電感等元器件集中于一塊小硅片，置入管殼內(nèi)，應(yīng)用于網(wǎng)絡(luò)通信、計算機(jī)、電子技術(shù)等領(lǐng)域中。而在集成電路設(shè)計過程中，為了營造良好的電路設(shè)計空間，應(yīng)注重強(qiáng)調(diào)對全定制設(shè)計方法的應(yīng)用，即在集成電路實(shí)踐設(shè)計環(huán)節(jié)開展過程中通過版圖編輯工具，對半導(dǎo)體元器件圖形、尺寸、連線、位置等各個設(shè)計環(huán)節(jié)進(jìn)行把控，最終通過版圖布局、布線等，達(dá)到元器件組合、優(yōu)化目的。同時，在元器件電路參數(shù)優(yōu)化過程中，為了滿足小型化集成電路應(yīng)用需求，應(yīng)遵從“自由格式”版圖設(shè)計原則，且以緊湊的設(shè)計方法，對每個元器件所連導(dǎo)線進(jìn)行布局，就此將芯片尺寸控制到最小狀態(tài)下。例如，隨機(jī)邏輯網(wǎng)絡(luò)在設(shè)計過程中，為了提高網(wǎng)絡(luò)運(yùn)行速度，即采取全定制集成電路設(shè)計方法，滿足了網(wǎng)絡(luò)平臺運(yùn)行需求。但由于全定制設(shè)計方法在實(shí)施過程中，設(shè)計周期較長，為此，應(yīng)注重對其的合理化應(yīng)用。

1.2半定制設(shè)計方法

半定制設(shè)計方法在應(yīng)用過程中需借助原有的單元電路，同時注重在集成電路優(yōu)化過程中，從單元庫內(nèi)選取適宜的電壓或壓焊塊，以自動化方式對集成電路進(jìn)行布局、布線，且獲取掩膜版圖。例如，專用集成電路ASIC在設(shè)計過程中為了減少成本投入量，即采用了半定制設(shè)計方法，同時注重在半定制設(shè)計方式應(yīng)用過程中融入門陣列設(shè)計理念，即將若干個器件進(jìn)行排序，且排列為門陣列形式，繼而通過導(dǎo)線連接形式形成統(tǒng)一的電路單元，并保障各單元間的一致性。而在半定制集成電路設(shè)計過程中，亦可采取標(biāo)準(zhǔn)單元設(shè)計方式，即要求相關(guān)技術(shù)人員在集成電路設(shè)計過程中應(yīng)運(yùn)用版圖編輯工具對集成電路進(jìn)行操控，同時結(jié)合電路單元版圖，連接、布局集成電路運(yùn)作環(huán)境，達(dá)到布通率100%的集成電路設(shè)計狀態(tài)。從以上的分析中即可看出，在小型化集成電路設(shè)計過程中，強(qiáng)調(diào)對半定制設(shè)計方法的應(yīng)用，有助于縮短設(shè)計周期，為此，應(yīng)提高對其的重視程度。

1.3基于IP的設(shè)計方法

基于0.35μmCMOS工藝的推動下，傳統(tǒng)的集成電路設(shè)計方式已經(jīng)無法滿足計算機(jī)、網(wǎng)絡(luò)通訊等領(lǐng)域集成電路應(yīng)用需求，因而在此基礎(chǔ)上，為了推動各領(lǐng)域產(chǎn)業(yè)的進(jìn)一步發(fā)展，應(yīng)注重融入IP設(shè)計方法，即在集成電路設(shè)計過程中將“設(shè)計復(fù)用與軟硬件協(xié)同”作為導(dǎo)向，開發(fā)單一模塊，并集成、復(fù)用IP，就此將集成電路工作量控制到原有1/10，而工作效益提升10倍。但基于IP視角下，在集成電路設(shè)計過程中，要求相關(guān)工作人員應(yīng)注重通過專業(yè)IP公司、Foundry積累、EDA廠商等路徑獲取IP核，且基于IP核支撐資源獲取的基礎(chǔ)上，完善檢索系統(tǒng)、開發(fā)庫管理系統(tǒng)、IP核庫等，最終對1700多個IP核資源進(jìn)行系統(tǒng)化整理，并通過VSIA標(biāo)準(zhǔn)評估方式，對IP核集成電路運(yùn)行環(huán)境的安全性、動態(tài)性進(jìn)行質(zhì)量檢測、評估，規(guī)避集成電路故障問題的凸顯，且達(dá)到最佳的集成電路設(shè)計狀態(tài)。另外，在IP集成電路設(shè)計過程中，亦應(yīng)注重增設(shè)HDL代碼等檢測功能，從而滿足集成電路設(shè)計要求，達(dá)到最佳的設(shè)計狀態(tài)，且更好的應(yīng)用于計算機(jī)、網(wǎng)絡(luò)通訊等領(lǐng)域中。

2集成電路設(shè)計中IP設(shè)計技術(shù)分析

基于IP的設(shè)計技術(shù)，主要分為軟核、硬核、固核三種設(shè)計方式，同時在IP系統(tǒng)規(guī)劃過程中，需完善32位處理器，同時融入微處理器、DSP等，繼而應(yīng)用于Internet、USB接口、微處理器核、UART等運(yùn)作環(huán)境下。而IP設(shè)計技術(shù)在應(yīng)用過程中對測試平臺支撐條件提出了更高的要求，因而在IP設(shè)計環(huán)節(jié)開展過程中，應(yīng)注重選用適宜的接口，寄存I/O，且以獨(dú)立性IP模塊設(shè)計方式，對芯片布局布線進(jìn)行操控，簡化集成電路整體設(shè)計過程。此外，在IP設(shè)計技術(shù)應(yīng)用過程中，必須突出全面性特點(diǎn)，即從特性概述、框圖、工作描述、版圖信息、軟模型/HDL模型等角度入手，推進(jìn)IP文件化，最終實(shí)現(xiàn)對集成電路設(shè)計信息的全方位反饋。另外，就當(dāng)前的現(xiàn)狀來看，IP設(shè)計技術(shù)涵蓋了ASIC測試、系統(tǒng)仿真、ASIC模擬、IP繼承等設(shè)計環(huán)節(jié)，且制定了IP戰(zhàn)略，因而有助于減少IP集成電路開發(fā)風(fēng)險，為此，在當(dāng)前集成電路設(shè)計工作開展過程中應(yīng)融入IP設(shè)計技術(shù)，并建構(gòu)AMBA總線等，打造良好的集成電路運(yùn)行環(huán)境，強(qiáng)化整體電路集成度，達(dá)到最佳的電路布局、規(guī)劃狀態(tài)。

3結(jié)論

綜上可知，集成電路被廣泛應(yīng)用于計算機(jī)等產(chǎn)業(yè)發(fā)展領(lǐng)域，推進(jìn)了社會的進(jìn)步。為此，為了降低集成電路設(shè)計風(fēng)險，減少開發(fā)經(jīng)費(fèi)，縮短開發(fā)時間，要求相關(guān)技術(shù)人員在集成電路設(shè)計工作開展過程中應(yīng)注重強(qiáng)調(diào)對基于IP的設(shè)計方法、半定制設(shè)計方法、全定制設(shè)計方法等的應(yīng)用，同時注重引入IP設(shè)計技術(shù)理念，完善ASIC模擬、系統(tǒng)測試等集成電路設(shè)計功能，最終就此規(guī)避電路開發(fā)中故障問題的凸顯，達(dá)到最佳的集成電路開發(fā)、設(shè)計狀態(tài)。

參考文獻(xiàn)

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作者：閆文莉 單位：西安科技大學(xué)高新學(xué)院