CMOS芯片抗閂鎖電路設計
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摘要:闡述了cmos芯片內(nèi)部產(chǎn)生“閂鎖”效應的機理及其危害;提出了一種CMOS芯片外圍保護電路的設計方法，目的在于盡量避免CMOS芯片發(fā)生“閂鎖效應”而被燒壞。對電路的拓撲形式及各部分的功能進行了詳細的描述，CMOS外圍保護電路進行設計完善后，CMOS芯片使用情況良好，未再發(fā)生過類似故障。
關鍵詞:CMOS芯片;抗閂鎖;外圍保護電路;拓撲
1CMOS芯片“閂鎖”誘因及危害
CMOS芯片內(nèi)部存在固有的寄生雙極型PNP晶體管和NPN晶體管，不可避免的在VDD和VSS之間構成了PNPN可控硅結構［1］。在一定的外界因素觸發(fā)下(如電源噪聲干擾)，VDD和VSS之間會感生橫向電流IRS及縱向電流IRW，IRS、IRW的積累導致VDD和VSS之間的橫向、縱向PNPN可控硅導通，兩個PNPN可控硅之間形成正反饋閉合回路，即使外界的觸發(fā)因素消失，在VDD和VSS之間也有電流流動，即“閂鎖效應”。如果電源能夠提供足夠大的電流，由于“閂鎖效應”，芯片將最終因電流過大而燒毀。“閂鎖效應”不局限于發(fā)生在CMOS芯片的VDD和VSS之間，還有另一種情況是:某一普通I/O連接在具有帶載能力的電源上，其相鄰I/O連接在電源的回路地上，在一定的外界因素觸發(fā)下，該相鄰I/O之間發(fā)生“閂鎖效應”，嚴重情況下導致芯片內(nèi)部與I/O對應的鍵合絲燒斷。基于上述描述，CMOS芯片由于其內(nèi)部的固有結構，在一定的外部條件觸發(fā)下必然會出現(xiàn)“閂鎖效應”。因此，需對CMOS芯片的外圍電路進行完善設計，盡量避免CMOS芯片在使用過程中發(fā)生“閂鎖效應”。
2CMOS芯片抗閂鎖技術方案
導致CMOS芯片發(fā)生“閂鎖效應”的基本條件有以下三個:1)在一定的外界因素觸發(fā)下，CMOS芯片內(nèi)部的寄生雙極型PNP晶體管及NPN晶體管的基極、發(fā)射極處于正向偏置;2)寄生PNP晶體管及NPN晶體管構成的PNPN可控硅結構的整體放大倍數(shù)大于1，即βNPN×βPNP＞1;3)電源提供的最大電流大于寄生PNPN可控硅結構導通所需要的維持電流。針對上述誘因，制定CMOS芯片外圍電路設計方法，盡量避免CMOS芯片發(fā)生“閂鎖效應”，且即使CMOS芯片發(fā)生“閂鎖效應”，也由于外圍電路的保護而減小“閂鎖效應”的危害。具體的技術方案如下:1)注意抑制電源跳動，防止電感元件的反向電動勢或電網(wǎng)噪聲竄入CMOS芯片的供電端口，引起CMOS芯片瞬時擊穿而觸發(fā)“閂鎖”效應。在CMOS芯片的供電端口應注意電源退耦，此外還要注意對電火花箝位。2)防止寄生NPN晶體管或PNP晶體管的發(fā)生極、基極正偏。輸入信號的電壓不得超過電源電壓范圍，輸出端不宜接大電容，一般應小于0．1μF。3)注意電源限流。CMOS芯片的功耗很低，在設計CMOS系統(tǒng)的電源時，應限制電源的輸出電流能力，如果電源電流小于寄生PNPN可控硅結構的維持電流，即使寄生可控硅有觸發(fā)的機會，也不能維持閂鎖。
3CMOS芯片抗閂鎖電路設計
CMOS芯片抗閂鎖電路［2］具體如圖1所示。關于該電路，詳述如下:1)為抑制電源跳動，在VDD與AGND之間、VSS與AGND之間增加退耦電容，如圖1中C1、C2所示。2)CMOS芯片對供電環(huán)境的要求是:保證CMOS芯片的供電順序，VDD先通電，VSS其次，最后是I/O接口。由于供電環(huán)境通常無法達到上述要求，本電路在正、負供電端分別增加了一個管壓降小于1V的二極管，既不會對CMOS芯片的導通電阻、漏電流等特性有影響，還可以對CMOS芯片起到過壓保護的作用。3)對于電壓范圍超過電源電壓的輸入信號，本電路對其進行了分壓處理，保證I/O端的電壓不超過電源電壓，避免輸入信號將CMOS芯片內(nèi)部的鍵合絲直接燒斷。4)對于具有帶載能力的輸入信號(如+15V、－15V、VCC)，本電路在其與CMOS芯片的I/O之間增加了電阻，起到了對輸入信號限流的作用。當CMOS芯片相鄰I/O之間的寄生可控硅結構被外界因素觸發(fā)而產(chǎn)生閂鎖時，由于輸入信號端有限流電阻，輸入的最大電流不足以使閂鎖效應繼續(xù)維持，避免閂鎖效應燒壞CMOS芯片內(nèi)部電路。5)本電路將具有帶載能力的輸入信號與其回路信號(如+15V與AGND)排布在CMOS芯片的非相鄰I/O上，即使CMOS芯片相鄰的I/O之間發(fā)生閂鎖效應，由于電流沒有回流路徑，閂鎖效應會很快消失。
4抗閂鎖效果跟蹤情況說明
筆者遇到過3起MAX308(一款CMOS工藝制造的多路選擇開關芯片)使用過程中失效的案例，通過破壞性失效分析［3］，失效原因為“外界引入的異常信號觸發(fā)了電路的閂鎖，芯片內(nèi)部形成了大電流，燒毀了鍵合絲”。圖2是其中一片失效的MAX308的內(nèi)部形貌。按照第3節(jié)所述內(nèi)容對MAX308外圍電路進行設計完善后，通過最近三年將近800片MAX308的使用情況分析，未再發(fā)生過因“閂鎖”而導致MAX308燒壞的案例，說明針對CMOS芯片易發(fā)“閂鎖”而采取的外圍電路設計完善措施有效。
5結束語
闡述了CMOS芯片內(nèi)部產(chǎn)生“閂鎖”效應的機理及其危害。提出了一種CMOS芯片外圍電路的設計方法，目的在于盡量避免CMOS芯片發(fā)生“閂鎖效應”而被燒壞。對電路的拓撲形式進行了詳細的描述，對CMOS芯片外圍電路設計完善后的使用情況進行了跟蹤，使用情況表明，文中所述設計完善方法可以有效預防CMOS芯片發(fā)生“閂鎖”效應，措施有效。
參考文獻
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［2］康曉鋒，李威，李東珊．CMOS電路抗閂鎖研究［J］．微處理機，2009(2):81－84．
［3］黃東巍，蔡依林，任翔．集成電路動態(tài)閂鎖效應檢測方法研究［J］．電子元器件與信息技術，2018，8(14):14－15，19．
作者：楊東亮 王梅 郭警濤 單位：航空工業(yè)西安航空計算技術研究所