淺析DDR4電路設計及布局布線

前言：想要寫出一篇引人入勝的文章？我們特意為您整理了淺析DDR4電路設計及布局布線范文，希望能給你帶來靈感和參考，敬請閱讀。

摘要：隨著嵌入式應用的性能需求越來越高，DDR的應用越來越廣泛。新一代DDR的速率越來越高，電路設計過程中需要考慮的因素也越來越多，信號完整性設計變得越來越重要。且DDR的Debug過程非常繁瑣，信號測試變得越來越困難，越來越不準確，而且很難驗證。從ddr4實際布局布線出發(fā)，介紹了DDR4布局布線方面的部分關鍵點及注意事項。

關鍵詞：DDR4；布局布線；信號完整性

DDR內存發(fā)展到現(xiàn)在，已經(jīng)經(jīng)歷了DDR、DDR2、DDR3、DDR4四代，DDR5正在研發(fā)測試中，且即將商用量產(chǎn)。隨著DDR的速率越來越高，相關電路設計的信號完整性問題變得越來越突出。

1DDR4與其他DDR的異同

1．1DDRxSDRAM參數(shù)對比

DDR觸DDR4差異性參數(shù)對比如表1所

1．2DDR4的引腳變化

（1）相對于DDR3、DDR4的新增引腳1）VDDQ：新增兩個VDDQ引腳；2）VPP：內存的激活電壓，2．5V－0．125V／＋0．250V；3）Bank組地址輸入（Bankgroupaddressinputs）：指示被ACTIVTE，READ，WRITE或者PRECHARGE命令操作的Bank組；4）DBI：數(shù)據(jù)總線倒置?？梢越档凸牟⑶姨嵘龜?shù)據(jù)信號完整性；5）命令輸入（commandinput）：ACT＿n用于指示激活命令；6）PAR（Parityforcommandandaddress）：命令與地址總線奇偶校驗，DDR4SDRAM支持奇偶校驗；7）ALERT＿N（Alertoutput）：警示信號，此信號可代表DRAM中產(chǎn)生的多種錯誤，若此信號沒有使用，則需要再板上將此信號連接至VDD；8）TEN（Connectivitytestmode）：連通性測試使能，在x16系統(tǒng)中需要，但是在x4與x8系統(tǒng)中僅在8Gb顆粒中需要。此引腳在DRAM內部通過一個弱下拉電阻下拉至VSS。（2）相對于DDR3、DDR4減少的引腳1）VREFDQ；2）bankaddress（1of3）；3）1個VDD，3個VSS，1個VSSQ。

2DDR4的互聯(lián)拓撲結構

2．1拓撲結構

DDR4的數(shù)據(jù)線是一對一連接。對于地址、命令、時鐘等，多片DDR4的拓撲結構一般采用Fly－by拓撲結構，該結構是特殊的菊花鏈結構，stub線為0的菊花鏈，如圖1所示。

2．2信號線的端接

（1）數(shù)據(jù)線由于從DDR2SDRAM時代開始新增了ODT功能，數(shù)據(jù)線終端電阻內置，允許用戶通過讀寫寄存器來控制DDR中內部的終端電阻的連接或者斷開，所以在設計時不需要對數(shù)據(jù)線進行端接。（2）地址／控制線的端接在Fly－by拓撲結構中，最遠分支是反射最嚴重的地方，因此一般在最遠分支末端加上終端匹配電阻吸收反射來提高信號完整性。DDR4內存系統(tǒng)采用的Fly－by拓撲結構及終端匹配方案如圖1所示，其中RT就是時鐘、地址及控制命令線上的終端匹配電阻，它上拉到電源VTT。需要注意的是，VTT上拉電阻放置在相應網(wǎng)絡的末端，即靠近最后一個DDR4顆粒的位置放置；注意VTT上拉電阻到DDR4顆粒的走線越短越好，走線長度小于500mil；每個VTT上拉電阻對應放置一個VTT的濾波電容（最多兩個電阻共用一個電容）。

3DDR4重點信號處理

3．1信號分組

（1）數(shù)據(jù)線組數(shù)據(jù)線分組基本原則為一個字節(jié)一組，每個組11條信號線，以數(shù)據(jù)鎖存差分線（DQS）作為參考，例如DATA0－7（DQ0－7）、DM0、DQS0為一組。（2）地址、控制、命令組地址線、控制線、命令線、時鐘差分對為一個組，以時鐘差分對作為參考，該組組內等長。如圖3所示。

3．2走線長度匹配

（1）數(shù)據(jù)線組走線長度匹配對于數(shù)據(jù)線，每個BYTE與各自的DQS、DQM等長，即DQ0:7與DQS0、DQM等長，DQ8:15與DQS1、DQM1等長，以此類推。組內等長設置在10mil以內為最佳；建議設置在15mil以內。如圖2所示。（2）地址／控制組走線長度匹配地址線、控制線、時鐘線作為一組等長，組內等長參考CLK信號，誤差范圍最好控制在±20mil，速率低時可以適當放寬，2400MT／S時放寬到－120mil～＋30mil經(jīng)驗證沒有問題。（3）CK、DQS差分對設計這兩組差分對設計應考慮串擾，數(shù)據(jù)線與時鐘信號之間拉開間距，差分對內等長最好在5mil以內。

3．3VREF處理

DDR信號一般通過比較輸入信號和另外一個參考信號（VREF）來決定信號為高或者低。相對于DDR3，DDR4只保留了VREFA，VREFQ改由芯片內部產(chǎn)生。VREF（0．6V）要求更加嚴格的容差性，但是它承載的電流比較小、且相對比較獨立。它不需要非常寬的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。布線處理時建議用與器件同層的銅皮或走線直接連接，無須在電源平面層為其分配電源。注意鋪銅或走線時，要先經(jīng)過電容再接到芯片的電源引腳，不要從分壓電阻那里直接接到芯片的電源引腳。

3．4電源處理

（1）VDD（1．2V）VDD（1．2V）電源是DDR4的核心電源，其引腳分布比較散，且電流相對會比較大，需要在電源平面分配一個區(qū)域給VDD（1．2V）；VDD的容差要求是5％，詳細在JEDEC里有敘述。通過電源層的平面電容和專用的一定數(shù)量的去耦電容，可以做到電源完整性。（2）VPP2．5V，內存的激活供電，容差相對寬松，最小2．375V，最大2．75V。電流也不是很大，一般走根粗線或者畫塊小銅皮即可。（3）VTT電源VTT電源不僅有嚴格的容差性，而且還有很大的瞬間電流；可以通過增加去耦電容來實現(xiàn)它的目標阻抗匹配；由于VTT是集中在終端的上拉電阻處，不是很分散，且對電流有一定的要求，在處理VTT電源時，一般是在元件面同層通過鋪銅直接連接，銅皮要有一定寬度。（4）VDD／VDDQ濾波電容的處理濾波電容的作用是控制阻抗，為芯片所在的Vcc與GND濾波。需要注意的是，濾波電容與芯片在同一層的時候，電容靠近芯片擺放，且不能把電容拉一條線到芯片引腳。

4結束語

DDR的設計一直以來都是很多設計者比較關心的地方，也是讓很多工程師比較頭疼的問題，首先DDR的相關理論及技術難點較多，比如timing、driverstrength、ODT等概念都需要理解；其次從layout角度來看，DDR不像串行總線一樣，只有幾對差分線，問題很容易定位，而DDR一旦出現(xiàn)問題，問題定位會成為一個棘手的問題，需要做大量的測試和試驗。

參考文獻

［3］李川，王彥輝，鄭浩．DDR4并行互連傳輸串擾特性仿真與分析［J］．計算機工程與科學，2019－04

［4］劉波．DDR4高速并行總線的信號完整性仿真分析［D］．呼和浩特：內蒙古大學，2018－06

作者：孔慶亮 單位：北京圣非凡電子系統(tǒng)技術開發(fā)有限公司