集成電路工藝與設計精選(九篇)

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第1篇：集成電路工藝與設計范文

1 概述

在各種形式的開關變流器中，為了減小功率管的電流、電壓及熱應力，降低損耗，提高變流器效率，減小電磁干擾，提高開關頻率和增加變流器功率密度，廣泛采用了軟開關技術。作為軟開關技術的一種，無源無損緩沖電路通過在主電路中附加電容、電感及二極管等無源元器件，使主開關具有零電壓、零電流開關條件，并且由于能將緩沖電路上的儲能全部傳遞給負載，從理論上講緩沖電路是沒有損耗的，這也有利于提高變換器的效率。

    圖1中所示的是一種新穎的無源無損緩沖電路拓撲，可分別應用于Buck電路和Boost電路，特別是在高開關頻率和中大功率場合。該緩沖電路能使主開關S在零電流開通（ZCON）和零電壓關斷（ZVOFF）條件下工作，極大降低了開關管在這種同時處于高電壓和大電流換流條件下的電路中所承受的應力，而且還能有效地抑制主二極管D的反向恢復電流。這種緩沖電路拓撲相對簡單，使用的元器件數(shù)目較少，具有較強的工程實用價值。2無源無損緩沖電路工作過程分析以Buck電路為例，圖2和圖3分別描繪了該無源無損緩沖電路各階段的工作過程與相應波形。

圖2

    階段1〔t0，t1〕——零電流開通t0時刻S導通，由于緩沖電感Lr的存在，開關管中的電流緩慢上升，S獲得了零電流開通（ZCON）條件。該階段中，輸入電壓直接施加在Lr上，其電流線性下降，因此S中的電流線性上升。另一方面，階段1也是D進行反向恢復的過程。由于Lr的存在，極大抑制了D的反向恢復電流，并使反向恢復過程中的電壓尖峰大大削弱。在分析中不考慮反向恢復過程，t1時刻當Lr中的電流下降到零時D截止，階段2開始。

    階段2〔t1，t2〕——Cr復位t1時刻Cr上電壓為Vin，Cs上電壓為0，通過Lr的電流為0。在由S，Lr，Cs，Ds2，Cr構成的諧振回路中，Cr中的電荷將通過Cs和Lr釋放掉，Cs上電壓開始上升，D開始承受反向壓降，其變化規(guī)律滿足式（1），即

vD=Vin－vCr＋vCs    （1）

t2時刻Cr上的電壓降為0，為S的零電壓關斷（ZVOFF）創(chuàng)造條件，這時通過S的電流達到最大值，即

同時Lr上的電流也達到反向最大值。

階段3〔t2，t3〕——Lr復位t2時刻當Cr上的電壓降為0后，Ds1導通，此時Lr上的電流最大。Lr和Cs通過Ds1及Ds2構成諧振回路，存貯在Lr中的能量通過諧振釋放到Cs中，Cs上的電壓繼續(xù)上升。由于Lr僅同Cs進行諧振，因此階段3的持續(xù)時間要長于階段2。t3時刻當Lr中電流降為0，Ds1及Ds2截止，諧振過程結束。Cs上的電壓達到最大值，即

在此階段中，D所承受反向電壓的變化規(guī)律為

vD=Vin＋vCs    （4）

階段4〔t3，t4〕緩沖電路停止工作，電路進入正常的PWM開通階段。與普通硬開關PWMBuck電路導通階段不同的是，由于在本階段開始時D承受的反向電壓達到峰值并大于輸入電壓Vin，這并不是一個穩(wěn)定的狀態(tài)，這部分多余的能量將通過D的結電容與Lr經Vin構成諧振回路而釋放掉，vD振蕩下降，到t4時刻穩(wěn)定在輸入電壓Vin。

階段5〔t4，t5〕——零電壓關斷t4時刻vgs=0，由于Cr的存在，S獲得了零電壓關斷（ZVOFF）。S關斷后，電流I全部轉移到Cr中，其端電壓迅速上升。t5時刻當其電壓上升到（Vin－vCs?peak）時，本階段結束，階段6開始。

階段6〔t5，t6〕t5時刻Ds3導通，Cs開始放電，通過Lr的電流逐漸增大。同時Cr繼續(xù)充電。為了在下一個開關周期中使S獲得零電流開通條件，Cr的端電壓必須在本階段中達到輸入電壓Vin，為此需要滿足式（5），即

若式（5）中的I=Imin，則式（5）轉換為

(Imax/Imin)<kc    （6）

t6時刻當vCr等于Vin時，Ds2導通，本階段結束，階段7開始。

階段7〔t6，t7〕本階段中，Cs繼續(xù)放電，使通過Lr中的電流繼續(xù)增大。同樣，為了在下一個開關周期中使S獲得零電流開通條件，通過Lr的電流必須在本階段中達到I，這需要滿足式（7），即

t7時刻當緩沖電感電流iLr達到I時，Ds1及Ds2截止，本階段結束。

階段8〔t7，t8〕本階段中，通過Lr的電流iLr恒為I，Cs繼續(xù)放電，其端電壓線性下降。t8時刻當vCs降為0時，Ds3截止，D導通，本階段結束。

階段9〔t8，t0〕緩沖電路停止工作，電路進入正常的PWM關斷階段，直到S下一次開通。

設ωr=，Zr=，則S導通過程中緩沖電路工作時間ton=t3－t0，即

3 無源無損緩沖電路參數(shù)設計

緩沖電路的參數(shù)設計思路及過程如下。

當S在硬開關條件下開通時，由于D的反向恢復過程造成較大的電流和電壓過沖，使得S的損耗大大增加。加入緩沖電路后，因Lr的存在使得通過S的電流在開通時緩慢上升，另一方面，開通過程中其漏源電壓也不再被嵌在Vin，從而能降低損耗。假設S漏源電壓在時間ton內線性下降到0，則開通損耗可以用式（10）表示，即

S關斷時，對于MOSFET而言，由于Cr的存在使相當一部分電流從緩沖電容Cr中流過，即

is=I－Cr(dvds/dt)    （11）

有效降低了關斷損耗。由米勒效應可知

dvds/dt=ig/Cdg    （12）

式中：ig=(Vt+I/gfs)/Rg；

Cdg為米勒電容；

Vt為MOSFET開啟閾值電壓；

gfs為跨導；

Rg為柵極驅動電阻。

因此，MOSFET關斷損耗可以用式（13）估算，即

Woff=(ICdg/ig-Cr)Vin/2－Wcd    （13）

式中：Cr<ICdg/ig-2Wcd/Vin，否則Woff=0；

Wcd是漏源寄生電容中存儲的能量。

忽略漏源寄生電容中存儲的能量Wcd，加入該無源無損緩沖電路后主開關MOS管的損耗即可按式（14）估算，即

因此，從減小MOSFET開關損耗的角度考慮，緩沖電容Cr可以取得最優(yōu)值，即

Cropt=(ICdg/ig)=(IRgCdg/Vdrive)    （15）

式中：Vdrive為驅動電路輸出的驅動信號高電平值。

據式（14），緩沖電感Lr增大，MOS管的開關損耗變??；另一方面，由式（8）和式（9）可知，在其它條件不變的情況下，Lr越大，緩沖電路在MOS管開通和關斷過程中工作的時間ton與toff就越長，為保證電路正常工作，須滿足

ton≤DminTs，toff≤(1－Dmax)Ts    (16)

因此，緩沖電感Lr的取值應在保證適當?shù)膖on及toff的條件下盡可能的大，以降低S損耗。式（8）中當I=Imax時ton最大，式（9）中當I=Imin時toff最大，即為緩沖電路工作時間的最差情況，在該條件下將式（8）及式（9）代入式（16），可求得諧振角頻率ωr的最大值，記為ωrm。于是，可知緩沖電感Lr的最優(yōu)值Lropt為

Lropt=1/wrmCropt    (17)

式中：ωrm為ωr的最大值；

Cropt為Cr的最優(yōu)值。

綜上所述，該無源無損緩沖電路的參數(shù)可以按照下面的步驟進行設計。

1）設Zr=，式（7）得以滿足，這是為了在階段7中使Lr中的電流能恢復到I，以保證S在下一次開通過程中獲得零電流開通條件。

2）可取x=Cr/Cs=0.05，x的取值須滿足式（6），x<kc=4.5，同樣是為了保證S的ZCON條件。較小的x值使得該條件更容易滿足。另一方面，由式（3）及式（4）可知，較小的x值還有利于降低D的電壓應力。

3）按照前述的方法求出滿足ton≤DminTs，toff≤(1－Dmax)Ts條件的最大的ωr值ωrm。

4）按照式（18）、式（19）和式（20）計算經過優(yōu)化后的Cr，Cs和Lr參數(shù)，即

Cropt=IRgCdg/Vdrive    （18）

Lropt=1/wrmCropt    （19）

Csopt=Cropt/0.05    （20）

4 實驗結果

一個400V輸入，110V/10A輸出的帶有該無源無損緩沖電路的Buck變換器驗證了其工作原理和優(yōu)點。

該變換器的規(guī)格和按照前述方法設計的緩沖電路的主要參數(shù)如下：

輸入電壓Vin400V；

輸出電壓Vo110V；

輸出電流Io0～10A；

開關頻率fs100kHz；

滿載效率94％；

主開關SIRFPS37N50A；

整流二極管DDSEI30－06A；

濾波電感L300μH；

輔助二極管Ds1～Ds3HFA25TB60；

諧振電容Cr3.3nF，Cs66nF；

緩沖電感Lr1μH。

圖4給出了樣機在1000W輸出時緩沖電感Lr上的電流波形，可以看出，與圖3中分析的理論波形一致，S實現(xiàn)了ZCON。所設計的緩沖電路的狀態(tài)僅在S換流過程中發(fā)生改變，其持續(xù)時間并不影響主電路正常的PWM工作模式。圖5所示為S柵極驅動電壓和漏源電壓對比波形，由圖5中可以看出，在S關斷過程中，首先柵極驅動電壓下降到S的開通閾值，在此過程中漏源電壓幾乎保持不變，然后S關斷，此時漏源電壓迅速上升，從而實現(xiàn)了ZVOFF。圖6中為D兩端的電壓波形，由于Lr的存在抑制了D的反向恢復電流，使D關斷時的電壓尖刺被大大削弱，在實驗波形中幾乎已看不到。D反偏時端電壓的振蕩和開通時存在的電壓緩降過程與圖3中的理論分析一致。

第2篇：集成電路工藝與設計范文

集成電路是當今信息技術產業(yè)高速發(fā)展的基礎和源動力，已經高度滲透與融合到國民經濟和社會發(fā)展的每個領域，其技術水平和發(fā)展規(guī)模已成為衡量一個國家產業(yè)競爭力和綜合國力的重要標志之一[1]，美國更將其視為未來20年從根本上改造制造業(yè)的四大技術領域之首。我國擁有全球最大、增長最快的集成電路市場，2013年規(guī)模達9166億元，占全球市場份額的50%左右。近年來，國家大力發(fā)展集成電路，在上海浦東等地建立了集成電路產業(yè)基地，對于集成電路設計、制造、封裝、測試等方面的專門技術人才需求巨大。為了適應產業(yè)需求，推進我國集成電路發(fā)展，許多高校開設了電子科學與技術專業(yè)，以培養(yǎng)集成電路方向的專業(yè)人才。集成電路版圖設計是電路設計與集成電路工藝之間必不可少的環(huán)節(jié)。據相關統(tǒng)計，在從事集成電路設計工作的電子科學與技術專業(yè)的應屆畢業(yè)生中，由于具有更多的電路知識儲備，研究生的從業(yè)比例比本科生高出很多。而以集成電路版圖為代表包括集成電路測試以及工藝等與集成電路設計相關的工作，相對而言對電路設計知識的要求低很多。因而集成電路版圖設計崗位對本科生而言更具競爭力。在版圖設計崗位工作若干年知識和經驗的積累也將有利于從事集成電路設計工作。因此，版圖設計工程師的培養(yǎng)也成為了上海電力學院電子科學與技術專業(yè)本科人才培養(yǎng)的重要方向和辦學特色。本文根據上海電力學院電子科學與技術專業(yè)建設的目標，結合本校人才培養(yǎng)和專業(yè)建設目標，就集成電路版圖設計理論和實驗教學環(huán)節(jié)進行了探索和實踐。

一、優(yōu)化理論教學方法，豐富教學手段，突出課程特點

集成電路版圖作為一門電子科學與技術專業(yè)重要的專業(yè)課程，教學內容與電子技術（模擬電路和數(shù)字電路）、半導體器件、集成電路設計基礎等先修課程中的電路理論、器件基礎和工藝原理等理論知識緊密聯(lián)系，同時版圖設計具有很強的實踐特點。因此，必須從本專業(yè)學生的實際特點和整個專業(yè)課程布局出發(fā)，注重課程與其他課程承前啟后，有機融合，摸索出一套實用有效的教學方法。在理論授課過程中從集成電路的設計流程入手，在CMOS集成電路和雙極集成電路基本工藝進行概述的基礎上，從版圖基本單元到電路再到芯片循序漸進地講授集成電路版圖結構、設計原理和方法，做到與上游知識點的融會貫通。

集成電路的規(guī)模已發(fā)展到片上系統(tǒng)（SOC）階段，教科書的更新速度遠遠落后于集成電路技術的發(fā)展速度。集成電路工藝線寬達到了納米量級，對于集成電路版圖設計在當前工藝條件下出現(xiàn)的新問題和新規(guī)則，通過查閱最新的文獻資料，向學生介紹版圖設計前沿技術與發(fā)展趨勢，開拓學生視野，提升學習熱情。在課堂教學中盡量減少冗長的公式和繁復的理論推導，將理論講解和工程實踐相結合，通過工程案例使學生了解版圖設計是科學、技術和經驗的有機結合。比如，在有關天線效應的教學過程中針對一款采用中芯國際（SMIC）0.18um 1p6m工藝的雷達信號處理SOC 芯片，結合跳線法和反偏二極管的天線效應消除方法，詳細闡述版圖設計中完全修正天線規(guī)則違例的關鍵步驟，極大地激發(fā)了學生的學習興趣，收到了較好的教學效果。

集成電路版圖起著承接電路設計和芯片實現(xiàn)的重要作用。通過版圖設計，可以將立體的電路轉化為二維的平面幾何圖形，再通過工藝加工轉化為基于半導體硅材料的立體結構[2]。集成電路版圖設計是集成電路流程中的重要環(huán)節(jié)，與集成電路工藝密切相關。為了讓學生獲得直觀、準確和清楚的認識，制作了形象生動、圖文并茂的多媒體教學課件，將集成電路典型的設計流程、雙極和CMOS集成電路工藝流程、芯片內部結構、版圖的層次等內容以圖片、Flash動畫、視頻等形式進行展示。

版圖包含了集成電路尺寸、各層拓撲定義等器件相關的物理信息數(shù)據[3]。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關。而集成電路制造廠家根據版圖數(shù)據來制造掩膜，對于同種工藝各個foundry廠商所提供的版圖設計規(guī)則各不相同[4]。教學實踐中注意將先進的典型芯片版圖設計實例引入課堂，例如舉出臺灣積體電路制造公司（TSMC）的45nm CMOS工藝的數(shù)模轉換器的芯片版圖實例，讓學生從當今業(yè)界實際制造芯片的角度學習和掌握版圖設計的規(guī)則，同時切實感受到模擬版圖和數(shù)字版圖設計的藝術。

二、利用業(yè)界主流EDA工具，構建基于完整版圖設計流程的實驗體系

集成電路版圖設計實驗采用了Cadence公司的EDA工具進行版圖設計。Cadence的EDA產品涵蓋了電子設計的整個流程，包括系統(tǒng)級設計、功能驗證、集成電路（IC）綜合及布局布線、物理驗證、PCB設計和硬件仿真建模模擬、混合信號及射頻IC設計、全定制IC設計等。全球知名半導體與電子系統(tǒng)公司如AMD、NEC、三星、飛利浦均將Cadence軟件作為其全球設計的標準。將業(yè)界主流的EDA設計軟件引入實驗教學環(huán)節(jié)，有利于學生畢業(yè)后很快適應崗位，盡快進入角色。

專業(yè)實驗室配備了多臺高性能Sun服務器、工作站以及60臺供學生實驗用的PC機。服務器中安裝的Cadence 工具主要包括：Verilog HDL的仿真工具Verilog-X、電路圖設計工具Composer、電路模擬工具Analog Artist、版圖設計工具Virtuoso Layout Editing、版圖驗證工具Dracula 和Diva、自動布局布線工具Preview和Silicon Ensemble。

Cadence軟件是按照庫（Library）、單元（Cell）、和視圖（View）的層次實現(xiàn)對文件的管理。庫、單元和視圖三者之間的關系為庫文件是一組單元的集合，包含著各個單元的不同視圖。庫文件包括技術庫和設計庫兩種，設計庫是針對用戶設立，不同的用戶可以有不同的設計庫。而技術庫是針對工藝設立，不同特征尺寸的工藝、不同的芯片制造商的技術庫不同。為了讓學生在掌握主流EDA工具使用的同時對版圖設計流程有準確、深入的理解，安排針對無錫上華公司0.6um兩層多晶硅兩層金屬（Double Poly Double Metal）混合信號CMOS工藝的一系列實驗讓學生掌握包括從電路圖的建立、版圖建立與編輯、電學規(guī)則檢查（ERC），設計規(guī)則檢查（DRC）、到電路圖-版圖一致性檢查（LVS）的完整的版圖設計流程[5]。通過完整的基于設計流程的版圖實驗使學生能較好地掌握電路設計工具Composer、版圖設計工具Virtuoso Layout Editor以及版圖驗證工具Dracula和Diva的使用，同時對版圖設計的關鍵步驟形成清晰的認識。

以下以CMOS與非門為例，介紹基于一個完整的數(shù)字版圖設計流程的教學實例。

在CMOS與非門的版圖設計中，首先要求學生建立設計庫和技術庫，在技術庫中加載CSMC 0.6um的工藝的技術文件，將設計庫與技術庫進行關聯(lián)。然后在設計庫中用Composer中建立相應的電路原理圖（schematic），進行ERC檢查。再根據電路原理圖用Virtuoso Layout Editor工具繪制對應的版圖（layout）。版圖繪制步驟依次為MOS晶體管的有源區(qū)、多晶硅柵極、MOS管源區(qū)和漏區(qū)的接觸孔、P+注入、N阱、N阱接觸、N+注入、襯底接觸、金屬連線、電源線、地線、輸入及輸出?；镜陌鎴D繪制完成之后，將輸入、輸出端口以及電源線和地線的名稱標注于版圖的適當位置處，再在Dracula工具中利用幾何設計規(guī)則文件進行DRC驗證。然后利用GDS版圖數(shù)據與電路圖網表進行版圖與原理圖一致性檢查（LVS），修改其中的錯誤并按最小面積優(yōu)化版圖，最后版圖全部通過檢查，設計完成。圖1和圖2分別給出了CMOS與非門的原理圖和版圖。

第3篇：集成電路工藝與設計范文

關鍵詞：版圖設計；集成電路；教學與實踐

中圖分類號：G642.0 文獻標志碼：A 文章編號：1674-9324（2014）06-0153-02

目前，集成電路設計公司在招聘新版圖設計員工時，都希望找到已經具備一定工作經驗的，并且熟悉本行業(yè)規(guī)范的設計師。但是，IC設計這個行業(yè)圈并不大，招聘人才難覓，不得不從其他同行業(yè)挖人才或通過獵頭公司。企業(yè)不得不付出很高的薪資，設計師才會考慮跳槽，于是一些企業(yè)將招聘新員工目標轉向了應屆畢業(yè)生或在校生，以提供較低薪酬聘用員工或實習方式來培養(yǎng)適合本公司的版圖師。一些具備版圖設計知識的即將畢業(yè)學生就進入了IC設計行業(yè)。但是，企業(yè)通常在招聘時或是畢業(yè)生進入企業(yè)一段時間后發(fā)現(xiàn)，即使是懂點版圖知識的新員工，電路和工藝的知識差強人意，再就是行業(yè)術語與設計軟件使用不夠熟練、甚至不懂。這就要求我們在版圖教學時滲入電路與工藝等知識，使學生明確其中緊密關聯(lián)關系，樹立電路、工藝以及設計軟件為版圖設計服務的理念。

一、企業(yè)對IC版圖設計的要求分析

集成電路設計公司在招聘版圖設計員工時，除了對員工的個人素質和英語的應用能力等要求之外，大部分是考查專業(yè)應用的能力。一般都會對新員工做以下要求：熟悉半導體器件物理、CMOS或BiCMOS、BCD集成電路制造工藝；熟悉集成電路（數(shù)字、模擬）設計，了解電路原理，設計關鍵點；熟悉Foundry廠提供的工藝參數(shù)、設計規(guī)則；掌握主流版圖設計和版圖驗證相關EDA工具；完成手工版圖設計和工藝驗證[1，2]。另外，公司希望合格的版圖設計人員除了懂得IC設計、版圖設計方面的專業(yè)知識，還要熟悉Foundry廠的工作流程、制程原理等相關知識[3]。正因為其需要掌握的知識面廣，而國內學校開設這方面專業(yè)比較晚，IC版圖設計工程師的人才缺口更為巨大，所以擁有一定工作經驗的設計工程師，就成為各設計公司和獵頭公司爭相角逐的人才[4，5]。

二、針對企業(yè)要求的版圖設計教學規(guī)劃

1.數(shù)字版圖設計。數(shù)字集成電路版圖設計是由自動布局布線工具結合版圖驗證工具實現(xiàn)的。自動布局布線工具加載準備好的由verilog程序經過DC綜合后的網表文件與Foundry提供的數(shù)字邏輯標準單元版圖庫文件和I/O的庫文件，它包括物理庫、時序庫、時序約束文件。在數(shù)字版圖設計時，一是熟練使用自動布局布線工具如Encounter、Astro等，鑒于很少有學校開設這門課程，可以推薦學生自學或是參加專業(yè)培訓。二是數(shù)字邏輯標準單元版圖庫的設計，可以由Foundry廠提供，也可由公司自定制標準單元版圖庫，因此對于初學者而言設計好標準單元版圖使其符合行業(yè)規(guī)范至關重要。

2.模擬版圖設計。在模擬集成電路設計中，無論是CMOS還是雙極型電路，主要目標并不是芯片的尺寸，而是優(yōu)化電路的性能，匹配精度、速度和各種功能方面的問題。作為版圖設計者，更關心的是電路的性能，了解電壓和電流以及它們之間的相互關系，應當知道為什么差分對需要匹配，應當知道有關信號流、降低寄生參數(shù)、電流密度、器件方位、布線等需要考慮的問題。模擬版圖是在注重電路性能的基礎上去優(yōu)化尺寸的，面積在某種程度上說仍然是一個問題，但不再是壓倒一切的問題。在模擬電路版圖設計中，性能比尺寸更重要。另外，模擬集成電路版圖設計師作為前端電路設計師的助手，經常需要與前端工程師交流，看是否需要版圖匹配、布線是否合理、導線是否有大電流流過等，這就要求版圖設計師不僅懂工藝而且能看懂模擬電路。

3.逆向版圖設計。集成電路逆向設計其實就是芯片反向設計。它是通過對芯片內部電路的提取與分析、整理，實現(xiàn)對芯片技術原理、設計思路、工藝制造、結構機制等方面的深入洞悉。因此，對工藝了解的要求更高。反向設計流程包括電路提取、電路整理、分析仿真驗證、電路調整、版圖提取整理、版圖繪制驗證及后仿真等。設計公司對反向版圖設計的要求較高，版圖設計工作還涵蓋了電路提取與整理，這就要求版圖設計師不僅要深入了解工藝流程；而且還要熟悉模擬電路和數(shù)字標準單元電路工作原理。

三、教學實現(xiàn)

1.數(shù)字版圖。數(shù)字集成電路版圖在教學時，一是掌握自動布局布線工具的使用，還需要對UNIX或LINUX系統(tǒng)熟悉，尤其是一些常用的基本指令；二是數(shù)字邏輯單元版圖的設計，目前數(shù)字集成電路設計大都采用CMOS工藝，因此，必須深入學習CMOS工藝流程。在教學時，可以做個形象的PPT，空間立體感要強，使學生更容易理解CMOS工藝的層次、空間感。邏輯單元版圖具體教學方法應當采用上機操作并配備投影儀，教師一邊講解電路和繪制版圖，一邊講解軟件的操作、設計規(guī)則、畫版圖步驟、注意事項，學生跟著一步一步緊隨教師演示學習如何畫版圖，同時教師可適當調整教學速度，適時停下來檢查學生的學習情況，若有錯加以糾正。這樣，教師一個單元版圖講解完畢，學生亦完成一個單元版圖。亦步亦趨、步步跟隨，學生的注意力更容易集中，掌握速度更快。課堂講解完成后，安排學生實驗以鞏固所學。邏輯單元版圖教學內容安排應當采用目前常用的單元，并具有代表性、擴展性，使學生可以舉一反三，擴展到整個單元庫。具體單元內容安排如反相器、與非門/或非門、選擇器、異或門/同或門、D觸發(fā)器與SRAM等。在教授時一定要注意符合行業(yè)規(guī)范，比如單元的高度、寬度的確定要符合自動布局布線的要求；單元版圖一定要最小化，如異或門與觸發(fā)器等常使用傳輸門實現(xiàn)，繪制版圖時注意晶體管源漏區(qū)的合并；大尺寸晶體管的串并聯(lián)安排合理等。

2.模擬版圖。模擬集成電路版圖設計更注重電路的性能實現(xiàn)，經常需要與前端電路設計工程師交流。因此，版圖教學時教師須要求學生掌握模擬集成電路的基本原理，學生能識CMOS模擬電路，與前端電路工程師交流無障礙。同時也要求學生掌握工藝對模擬版圖的影響，熟練運用模擬版圖的晶體管匹配、保護環(huán)、Dummy晶體管等關鍵技術。在教學方法上，依然采用數(shù)字集成電路版圖的教學過程，實現(xiàn)教與學的同步。在內容安排上，一是以運算放大器為例，深入講解差分對管、電流鏡、電容的匹配機理，版圖匹配時結構采用一維還是二維，具體是如何布局的，以及保護環(huán)與dummy管版圖繪制技術。二是以帶隙基準電壓源為例，深入講解N阱CMOS工藝下雙極晶體管PNP與電阻匹配的版圖繪制技術。在教學時需注意晶體管與電阻并聯(lián)拆分的合理性、電阻與電容的類型與計算方法以及布線的規(guī)范性。

3.逆向版圖設計。逆向集成電路版圖設計需要學生掌握數(shù)字標準單元的命名規(guī)范、所有標準單元電路結構、常用模擬電路的結構以及芯片的工藝，要求學生熟悉模擬和數(shù)字集成單元電路。這樣才可以在逆向提取電路與版圖時，做到準確無誤。教學方法同樣還是采用數(shù)字集成電路版圖教學流程，達到學以致用。教學內容當以一個既含數(shù)字電路又含模擬電路的芯片為例。為了提取數(shù)字單元電路，需講解foundry提供的標準單元庫里的單元電路與命名規(guī)范。在提取單元電路教學時，說明數(shù)字電路需要歸并同類圖形，例如與非門、或非門、觸發(fā)器等，同樣的圖形不要分析多次。強調學生注意電路的共性、版圖布局與布線的規(guī)律性，做到熟能生巧。模擬電路的提取與版圖繪制教學要求學生掌握模擬集成電路常用電路結構與工作原理，因為逆向設計軟件提出的元器件符號應該按照易于理解的電路整理，使其他人員也能看出你提取電路的功能，做到準確通用規(guī)范性。

集成電路版圖設計教學應面向企業(yè)，按照企業(yè)對設計工程師的要求來安排教學，做到教學與實踐的緊密結合。從教學開始就向學生灌輸IC行業(yè)知識，定位準確，學生明確自己應該掌握哪些相關知識。本文從集成電路數(shù)字版圖、模擬版圖和逆向設計版圖這三個方面就如何開展教學可以滿足企業(yè)對版圖工程師的要求展開探討，安排教學有針對性。在教學方法與內容上做了分析探討，力求讓學生在畢業(yè)后可以順利進入IC行業(yè)做出努力。

參考文獻：

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第4篇：集成電路工藝與設計范文

關鍵詞：Actel Fusion；溫度自動控制；無線傳輸；遠程監(jiān)控

引言

西安郵電學院于2006年引進北京航天時代電子公司第772所一條閑置集成電路生產前端工藝線(14臺工藝設備)，建立了集成電路工藝實驗室，為微電子學、集成電路設計、系統(tǒng)集成以及電子信息類相關專業(yè)學生提供集成電路工藝生產實習及實踐環(huán)境。在這14臺工藝設備中，有高溫雙管擴散爐L4513Ⅱ一12/ZM 3臺，主要供學生進行半導體工藝中擴散工藝的相關實驗。這四臺設備均為上個世紀80年代生產的臥式高溫爐設備。設備的溫控部分為模擬控制，其精度低、工作穩(wěn)定性及可靠性差、能耗大，操作復雜。

“以Actel混合信號Fusion為基礎的無線擴散爐溫自動監(jiān)控系統(tǒng)”的目標是對雙管擴散爐溫控部分進行改造，實現(xiàn)數(shù)字式自動控制，以提高爐體的精度，降低能耗。該項目的開發(fā)和研究對于保證我院微電子學專業(yè)等專業(yè)的集成電路工藝實踐教學有重要的實用價值和現(xiàn)實意義。

Actel FUSion芯片

Actel Fusion系統(tǒng)芯片(PSC)是全球首個混合信號FPGA器件，將可配置模擬部件、大型Flash內存構件、全面的時鐘生成和管理電路，以及高性能可編程邏輯集成在單片器件中，Actel Fusion可與Actel的軟MCU內核同用，為數(shù)模混合設計者提供了一個良好的可編程系統(tǒng)芯片平臺。

Actel Fusion系列芯片以Flash為基礎的FPGA將配置信息儲存在片上Flash單元中，一旦完成編程后，配置數(shù)據就會成為FPGA結構的固有部分，在系統(tǒng)上電時并無需載入外部配置數(shù)據。以Flash為基礎的Fusion無需額外的系統(tǒng)元件，如傳統(tǒng)SRAMFPGA配置用的串行非揮發(fā)性內存(EEPROM)或以Flash為基礎的微控制器，它們都是用來在每次上電時對傳統(tǒng)SRAMFPGA加載程序的。增加的融合功能可在電路板上省去多個附加元件，如Flash內存、分立模擬IC、時鐘源、EEPROM，以及實時時鐘等，從而減低系統(tǒng)成本和電路板空間需求。

本設計選用的是Fusion系列得AFS600芯片，該芯片內部有60萬可編程的邏輯門，具有4Mbit的用戶可用的Flash Memory、lkbit的FlashROM、108kbit的RAM；2個PLL，最高頻率可達350MHz；支持多種I/O電平標準，其中差分的I/O標準有：LVPECL、LVDS、BLVDS、M-LVDS；具有AES、FlashLock加密技術；集成了獨特的模擬部分，分辨率高達12位、采樣率高達600kbps、30個輸入通道、2.56V內部參考源的A/D；可實現(xiàn)電壓、溫度、電流檢測。

本設計在Actel Fusion開發(fā)平成的，具有良好得可移植性和集成性。下面首先介紹本系統(tǒng)用到的主要資源。

可編程的多路ADC模塊

Actel Fusion器件集成了頻率達600ksps且可配置的12位逐次逼近(SAR)模數(shù)轉換器(ADC)。這種模擬電路非常靈活，能支持MOSFET柵極驅動輸出和多個模擬輸入，輸入電壓在-12V到+12V之間，更可選配預調器，以便對各種模擬系統(tǒng)直接連接及控制，如電壓、差分電流或溫度的監(jiān)控等。

本設計中，充分的利用了該款芯片的多路模擬輸入優(yōu)點，將模擬電壓引腳以及溫度引腳都是用了，實現(xiàn)溫度的傳感器電壓信號輸入以及手動控制的電壓信號的輸入。這樣可以減少外部電路的復雜性，同時提高系統(tǒng)的穩(wěn)定性。

內置的8051單片機模塊

Actel Fusion芯片提供了大量的MCU微處理機控制。單元本設計中使用的8051單片機是將單片機的硬件電路通過調用51單片機IP核的方式燒寫在FPGA電路內部。軟件編程的程序燒寫在芯片內部的Flash中。大大的方便了編程以及程序的燒寫。在這里也體現(xiàn)了單芯片的解決方案的優(yōu)越性。

豐富的PLL資源

本設計中，很多模塊都需要不同頻率的工作時鐘。該芯片內提供了可配置的鎖相環(huán)資源，可以提供頻率范圍很寬的時鐘輸出。為整個系統(tǒng)的搭建提供了豐富的不同頻率時鐘資源，使得我們的難度降低了不少，極大地縮短了開發(fā)周期。

系統(tǒng)硬件及軟件設計

系統(tǒng)由Actel Fusion開發(fā)板，數(shù)據采集部分、無線收發(fā)部分、報警電路、手動控制和初始化，繼電器電路和控制軟件和通信軟件等構成，其總體設計框圖如圖1所示。

數(shù)據采集電路

現(xiàn)場的溫度數(shù)據經過熱電偶的冷端補償和毫伏放大電路后，將溫度信息轉換成電壓量然后送控制系統(tǒng)分析處理。

無線收發(fā)電路

無線收發(fā)部分采用的無線傳輸模塊是由西安達特科技公司出品的DTZ-01A ZigBee無線數(shù)據發(fā)送接收模塊，不需要外部組件?？梢院芎玫膶崿F(xiàn)數(shù)據的透明傳輸。用來發(fā)送現(xiàn)場的溫度數(shù)據到遠端的計算機上，通過VB編寫的軟件實現(xiàn)溫度的遠端監(jiān)控。

報警電路

語音報警的設計是在溫度超過設定溫度值一定范圍的時候，發(fā)出警告信息，包括紅燈亮起，同時蜂鳴器給出報警聲音。硬件電路上包括開發(fā)板上提供的蜂鳴器和外掛的發(fā)光二極管，來完成報警的功能。

PS2鍵盤數(shù)據輸入

本設計中控制數(shù)據的輸入是通過外掛的PS2鍵盤實現(xiàn)。將鍵盤直接接到開發(fā)版提供的PS2鍵盤接口上，通過芯片內部的PS2硬件電路驅動和51編程的軟件驅動實現(xiàn)鍵盤數(shù)據的輸入。

LCD顯示

本設計我們選用的是640×480點陣的LCD顯示屏幕，可以在一個屏幕上同時顯示出10路的溫度信息以及其他的控制信息。驅動LCD屏幕是通過8051編程實現(xiàn)的。

FPGA內部電路設計與實現(xiàn)

FPGA內部硬件電路設計，主要是用Verilog HDL硬件電路描述語言實現(xiàn)的系統(tǒng)硬件的電路的設計，其中有一些模塊是調用的IP核實現(xiàn)的(core 8051模塊、鎖相環(huán)和ADC模塊)。FPGA內部電路由ADC模塊、信號毛刺去除模塊、寬度可調脈沖(PWM)模塊、10路PWM控制信號選擇模塊、PS2硬件驅動模塊、50Hz時鐘信號產生模塊、報警電路模塊(FPGA實現(xiàn))、LCD顯示模塊和Core8051模塊構成。

系統(tǒng)控制軟件

控制軟件部分由主函數(shù)、選擇通道子函數(shù)、設置通道參數(shù)子函數(shù)、顯示設定數(shù)據子函數(shù)、顯示通道溫度數(shù)據子函數(shù)、顯示控制數(shù)據子函數(shù)、PID控制子函數(shù)、串行發(fā)送子函數(shù)和LCD顯示子函數(shù)構成。軟件流程圖如圖2所示。

系統(tǒng)實現(xiàn)

該控制系統(tǒng)主要完成的功能有各個通道的控制參數(shù)的輸入、對高溫模擬擴散爐的控制、現(xiàn)場溫度溫度信息的遠程監(jiān)控。圖3為現(xiàn)場控制臺的顯示界面，從圖中可以看出10個通道的控制參數(shù)，通道狀態(tài)以及現(xiàn)場的溫度信息。圖4為遠程計算機的監(jiān)控畫面，從遠程計算機可以直觀的觀測現(xiàn)場各個通道的溫度信息，并具有查看歷史溫度信息功能。

結語

通過3個多月的努力，完成了系統(tǒng)的設計。我們充分利用了Actel Fusion開發(fā)板提供的硬件資源，完成整個系統(tǒng)的搭建。

系統(tǒng)實現(xiàn)的是同時對多路溫度的控制，充分的利用了芯片的處理多路模擬信號的優(yōu)點。

第5篇：集成電路工藝與設計范文

【關鍵詞】微電子；延伸領域；發(fā)展方向

1.引言

微電子技術是隨著集成電路，尤其是大規(guī)模集成電路發(fā)展起來的一門新技術。微電子產業(yè)包括系統(tǒng)電路設計，器件物理，工藝技術，材料制備，自動測試及封裝等一系列專門的技術的產業(yè)。微電子產業(yè)發(fā)展非常迅速，它已經滲透到了國民經濟的各個領域，特別是以集成電路為關鍵技術的電子戰(zhàn)和信息戰(zhàn)都要依托于微電子產業(yè)。

微電子技術是微電子產業(yè)的核心，是在電子電路和系統(tǒng)的超小型化和微型化的過程中逐漸形成和發(fā)展起來的。微電子技術也是信息技術的基礎和心臟，是當今發(fā)展最快的技術之一。近年來，微電子技術已經開始向相關行業(yè)滲透，形成新的研究領域。

2.微電子技術概述

2.1 認識微電子

微電子技術的發(fā)展水平已經成為衡量一個國家科技進步和綜合國力的重要標志之一。因此，學習微電子，認識微電子，使用微電子，發(fā)展微電子，是信息社會發(fā)展過程中，當代大學生所渴求的一個重要課程。

生活在當代的人們，沒有不使用微電子技術產品的，如人們每天隨身攜帶的手機；工作中使用的筆記本電腦，乘坐公交、地鐵的IC卡，孩子玩的智能電子玩具，在電視上欣賞從衛(wèi)星上發(fā)來的電視節(jié)目等等，這些產品與設備中都有基本的微電子電路。微電子的本領很大，但你要看到它如何工作卻相當難，例如有一個像我們頭腦中起記憶作用的小硅片―它的名字叫存儲器，是電腦的記憶部分，上面有許許多多小單元，它與神經細胞類似，這種小單元工作一次所消耗的能源只有神經元的六十分之一，再例如你手中的電話，將你的話音從空中發(fā)射出去并將對方說的話送回來告訴你，就是靠一種叫“射頻微電子電路”或叫“微波單片集成電路”進行工作的。它們會將你要表達的信息發(fā)送給對方，甚至是通過通信衛(wèi)星發(fā)送到地球上的任何地方。其傳遞的速度達到300000KM/S，即以光速進行傳送，可實現(xiàn)雙方及時通信。

“微電子”不是“微型的電子”，其完整的名字應該是“微型電子電路”，微電子技術則是微型電子電路技術。微電子技術對我們社會發(fā)展起著重要作用，是使我們的社會高速信息化，并將迅速地把人類帶入高度社會化的社會?！靶畔⒔洕焙汀靶畔⑸鐣笔前殡S著微電子技術發(fā)展所必然產生的。

2.2 微電子技術的基礎材料――取之不盡的硅

位于元素周期表第14位的硅是微電子技術的基礎材料，硅的優(yōu)點是工作溫度高，可達200攝氏度；二是能在高溫下氧化生成二氧化硅薄膜，這種氧化硅薄膜可以用作為雜質擴散的掩護膜，從而能使擴散、光刻等工藝結合起來制成各種結構的電路，而氧化硅層又是一種很好的絕緣體，在集成電路制造中它可以作為電路互聯(lián)的載體。此外，氧化硅膜還是一種很好的保護膜，它能防止器件工作時受周圍環(huán)境影響而導致性能退化。第三個優(yōu)點是受主和施主雜質有幾乎相同的擴散系數(shù)。這就為硅器件和電路工藝的制作提供了更大的自由度。硅材料的這些優(yōu)越性能促成了平面工藝的發(fā)展，簡化了工藝程序，降低了制造成本，改善了可靠性，并大大提高了集成度，使超大規(guī)模集成電路得到了迅猛的發(fā)展。

2.3 集成電路的發(fā)展過程

20世紀晶體管的發(fā)明是整個微電子發(fā)展史上一個劃時代的突破。從而使得電子學家們開始考慮晶體管的組合與集成問題，制成了固體電路塊―集成電路。從此，集成電路迅速從小規(guī)模發(fā)展到大規(guī)模和超大規(guī)模集成電路，如圖1所示。

圖1 集成電路發(fā)展示意圖

集成電路的分類方法很多，按領域可分為：通用集成電路和專用集成電路；按電路功能可分為：數(shù)字集成電路、模擬集成電路和數(shù)模混合集成電路；按器件結構可分為：MOS集成電路、雙極型集成電路和BiIMOS集成電路；按集成電路集成度可分為：小規(guī)模集成電路SSI、中規(guī)模集成電路MSI、大規(guī)模集成電路LSI、超導規(guī)模集成電路VLSI、特大規(guī)模集成電路ULSI和巨大規(guī)模集成電路CSI。

隨著微電子技術的發(fā)展，出現(xiàn)了集成電路（IC），集成電路是微電子學的研究對象，其正在向著高集成度、低功耗、高性能、高可靠性的方向發(fā)展。

2.4 走進人們生活的微電子

IC卡，是現(xiàn)代微電子技術的結晶，是硬件與軟件技術的高度結合。存儲IC卡也稱記憶IC卡，它包括有存儲器等微電路芯片而具有數(shù)據記憶存儲功能。在智能IC卡中必須包括微處理器，它實際上具有微電腦功能，不但具有暫時或永久存儲、讀取、處理數(shù)據的能力，而且還具備其他邏輯處理能力，還具有一定的對外界環(huán)境響應、識別和判斷處理能力。

IC卡在人們工作生活中無處不在，廣泛應用于金融、商貿、保健、安全、通信及管理等多種方面，例如：移動電話卡，付費電視卡，公交卡，地鐵卡，電子錢包，識別卡，健康卡，門禁控制卡以及購物卡等等。IC卡幾乎可以替代所有類型的支付工具。

隨著IC技術的成熟，IC卡的芯片已由最初的存儲卡發(fā)展到邏輯加密卡裝有微控制器的各種智能卡。它們的存儲量也愈來愈大，運算功能越來越強，保密性也愈來愈高。在一張卡上賦予身份識別，資料（如電話號碼、主要數(shù)據、密碼等）存儲，現(xiàn)金支付等功能已非難事，“手持一卡走遍天下”將會成為現(xiàn)實。

3.微電子技術發(fā)展的新領域

微電子技術是電子科學與技術的二級學科。電子信息科學與技術是當代最活躍，滲透力最強的高新技術。由于集成電路對各個產業(yè)的強烈滲透，使得微電子出現(xiàn)了一些新領域。

3.1 微機電系統(tǒng)

MEMS（Micro-Electro-Mechanical systems）微機電系統(tǒng)主要由微傳感器、微執(zhí)行器、信號處理電路和控制電路、通信接口和電源等部件組成，主要包括微型傳感器、執(zhí)行器和相應的處理電路三部分，它融合多種微細加工技術，并將微電子技術和精密機械加工技術、微電子與機械融為一體的系統(tǒng)。是在現(xiàn)代信息技術的最新成果的基礎上發(fā)展起來的高科技前沿學科。

當前，常用的制作MEMS器件的技術主要由三種：一種是以日本為代表的利用傳統(tǒng)機械加工手段，即利用大機械制造小機械，再利用小機械制造微機械的方法，可以用于加工一些在特殊場合應用的微機械裝置，如微型機器人，微型手術臺等。第二種是以美國為代表的利用化學腐蝕或集成電路工藝技術對硅材料進行加工，形成硅基MEMS器件，它與傳統(tǒng)IC工藝兼容，可以實現(xiàn)微機械和微電子的系統(tǒng)集成，而且適合于批量生產，已成為目前MEMS的主流技術，第三種是以德國為代表的LIGA（即光刻，電鑄如塑造）技術，它是利用X射線光刻技術，通過電鑄成型和塑造形成深層微結構的方法，人們已利用該技術開發(fā)和制造出了微齒輪、微馬達、微加速度計、微射流計等。

MEMS的應用領域十分廣泛，在信息技術，航空航天，科學儀器和醫(yī)療方面將起到分別采用機械和電子技術所不能實現(xiàn)的作用。

3.2 生物芯片

生物芯片（Bio chip）將微電子技術與生物科學相結合的產物，它以生物科學基礎，利用生物體、生物組織或細胞功能，在固體芯片表面構建微分析單元，以實現(xiàn)對化合物、蛋白質、核酸、細胞及其他生物組分的正確、快速的檢測。目前已有DNA基因檢測芯片問世。如Santford和Affymetrize公司制作的DNA芯片包含有600余種DNA基本片段。其制作方法是在玻璃片上刻蝕出非常小的溝槽，然后在溝槽中覆蓋一層DNA纖維，不同的DNA纖維圖案分別表示不同的DNA基本片段。采用施加電場等措施可使一些特殊物質反映出某些基因的特性從而達到檢測基因的目的。以DNA芯片為代表的生物工程芯片將微電子與生物技術緊密結合，采用微電子加工技術，在指甲大小的硅片上制作包含多達20萬種DNA基本片段的芯片。DNA芯片可在極短的時間內檢測或發(fā)現(xiàn)遺傳基因的變化，對遺傳學研究、疾病診斷、疾病治療和預防、轉基因工程等具有極其重要的作用。生物工程芯片是21世紀微電子領域的一個熱點并且具有廣闊的應用前景。

3.3 納米電子技術

在半導體領域中，利用超晶格量子阱材料的特性研制出了新一代電子器件，如：高電子遷移晶體管（HEMT），異質結雙極晶體管（HBT），低閾值電流量子激光器等。

在半導體超薄層中，主要的量子效應有尺寸效應、隧道效應和干涉效應。這三種效應，已在研制新器件時得到不同程度的應用。

（1）在FET中，采用異質結構，利用電子的量子限定效應，可使施主雜質與電子空間分離，從而消除了雜質散射，獲得高電子遷移率，這種晶體管，在低場下有高跨度，工作頻率，進入毫米波，有極好的噪聲特性。

（2）利用諧振隧道效應制成諧振隧道二極管和晶體管。用于邏輯集成電路，不僅可以減小所需晶體管數(shù)目，還有利于實現(xiàn)低功耗和高速化。

（3）制成新型光探測器。在量子阱內，電子可形成多個能級，利用能級間躍遷，可制成紅外線探測器。

利用量子線、量子點結構作激光器的有源區(qū)，比量子阱激光器更加優(yōu)越。在量子遂道中，當電子通過隧道結時，隧道勢壘兩側的電位差發(fā)生變化，如果勢壘的靜電能量的變化比熱能還大，那么就能對下一個電子隧道結起阻礙作用?；谶@一原理，可制作放大器件，振蕩器件或存儲器件。

量子微結構大體分為微細加工和晶體生長兩大類。

4.微電子技術的主要研究方向

目前微電子技術正朝著三個方向發(fā)展。第一，繼續(xù)增大晶圓尺寸并縮小特征尺寸。第二，集成電路向系統(tǒng)芯片（system on chip，SOC）方向發(fā)展。第三，微電子技術與其他領域相結合將產生新產業(yè)和新學科，如微機電系統(tǒng)和生物芯片。隨著微電子學與其他學科的交叉日趨深入，相關的新現(xiàn)象，新材料，新器件的探索日益增加，光子集成如光電子集成技術也不斷發(fā)展，這些研究的不斷深入，彼此間的交叉融合，將是未來的研究方向。

參考文獻

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第6篇：集成電路工藝與設計范文

關鍵詞:嵌入式系統(tǒng);硬件低功耗;軟件低功耗;集成電路工藝

中圖分類號:TP274;TP3680

引 言

經過近幾年的快速發(fā)展,嵌入式系統(tǒng)(Embedded System)已經成為電子信息產業(yè)中最具增長力的一個分支。隨著手機、PDA,GPS、機頂盒等新興產品的大量應用,嵌入式系統(tǒng)的市場正在以每年30%的速度遞增(IDC預測),嵌入式系統(tǒng)的設計也成為軟硬件工程師越來越關心的話題。

在嵌入式系統(tǒng)設計中,低功耗設計(Low Power Design)是許多設計人員必須面對的問題。其原因在于嵌入式系統(tǒng)被廣泛應用于便攜式和移動性較強的產品中,而這些產品不是一直都有充足的電源供應,往往是靠電池來供電的;而且大多數(shù)嵌入式設備都有體積和質量的約束。另外,系統(tǒng)部件產生的熱量和功耗成比例,為解決散熱問題而采取的冷卻措施進一步增加了系統(tǒng)的功耗。為了得到最好的結果,降低系統(tǒng)的功耗具有下面的優(yōu)點:

(1) 電池驅動的需要。在強調綠色環(huán)保時期,許多電子產品都采用電池供電。對于電池供電系統(tǒng),延長電池壽命,降低用戶更換電池的周期,提高系統(tǒng)性能與降低系統(tǒng)開銷,甚至能起到保護環(huán)境的作用。

(2) 安全的需要。在現(xiàn)場總線領域,本安問題是┮桓霆重要話題。例如FF的本安設備,理論上每個網段可以容納32個設備,而實際應用中考慮到目前的功耗水平,每個網段安裝10個比較合適。因此降低系統(tǒng)功耗是實現(xiàn)本安要求的一個重要途徑。

[JP2](3) 解決電磁干擾。系統(tǒng)功耗越低,電磁輻射能量越小,對其他設備造成的干擾也越小。如果所有的電子產品都能設計成低功耗,那么電磁兼容性設計會變得容易。[JP]

(4) 節(jié)能的需要。特別是對電池供電系統(tǒng),功耗與電壓的平方成正比即:P=V2fC+P┆static,б虼私諛芨為重要。

1 功耗產生的原因

[BT3]1.1 集成電路的功耗

目前的集成電路工藝主要有TTL和CMOS兩大類,無論哪種工藝,只要電路中有電流通過,就會產生功耗。通常,集成電路的功耗主要有4個:

(1) 開關功耗。對電路中的電容充放電而形成,其表達式為:

(2) 靜態(tài)功耗和動態(tài)功耗。當電路的狀態(tài)沒有進行翻轉(保持高電平或低電平)時,電路的功耗屬于靜態(tài)功耗,其大小等于電路電壓與流過電流的乘積;動態(tài)功耗是電路翻轉時產生的功耗,由于電路翻轉時存在跳變沿,在電路翻轉瞬間,電流比較大,存在較大的動態(tài)功耗。目前大多數(shù)電路都采用CMOS工藝,靜態(tài)功耗很小,可以忽略。起主要作用的是動態(tài)功耗,因此從降低動態(tài)功耗入手來降低功耗。

(3) 短路功耗。因開關時由電源到地形成的通路造成的,其表達式為:

(4) 漏電功耗。由亞閾值電流和反向偏壓電流造成。目前大多數(shù)電路都采用CMOS工藝,故漏電功耗很小,可以忽略。

1.2 電阻的功耗和有源器件的功耗

通常為負載器件和寄生元件產生的功耗。有源開關器件在狀態(tài)轉換時,電流和電壓比較大,將引起功率消耗。另外, CMOS電路中最大的功耗來自于內部和外部的電容充放電產生的功耗。

2 硬件低功耗設計

[BT3]2.1 選擇低功耗的器件

選擇低功耗的電子器件可以從根本上降低整個硬件系統(tǒng)的功耗。目前的半導體工藝主要有TTL工藝和CMOS工藝,CMOS工藝具有很低的功耗,在電路設計上盡量選用,使用CMOS系列電路時,其不用的輸入端不要懸空,因為懸空的輸入端可能存在感應信號,它將造成高低電平的轉換。轉換器件的功耗很大,盡量采用輸出為高的原則。

嵌入式處理器是嵌入式系統(tǒng)的硬件核心,消耗大量的功率,因此設計時選用低功耗的處理器;另外,選擇低功耗的通信收發(fā)器(對于通信應用系統(tǒng))、低功耗的訪存部件、低功耗的電路,目前許多通信收發(fā)器都設計成節(jié)省功耗方式,這樣的器件優(yōu)先采用。

2.2 選用低功耗的電路形式

完成同樣的功能,電路的實現(xiàn)形式有多種。例如,可以利用分立元件、小規(guī)模集成電路,大規(guī)模集成電路甚至單片實現(xiàn)。通常,使用的元器件數(shù)量越少,系統(tǒng)的功耗越低。因此,盡量使用集成度高的器件,以減少電路中使用元件的個數(shù),減少整機的功耗。

2.3 單電源、低電壓供電

一些模擬電路如運算放大器等,供電方式有正負電源和單電源兩種。雙電源供電可以提供對地輸出的信號。高電源電壓的優(yōu)點是可以提供大的動態(tài)范圍,缺點是功耗大。例如,低功耗集成運算放大器LM324,單電源電壓工作范圍為5~30 V。當電源電壓為15 V時,功耗約為220 mW;當電源電壓為10 V時,功耗約為90 mW;當電源電壓為5 V時,功耗約為15 mW。可見,低電壓供電對降低器件功耗的作用十分明顯。因此,處理小信號的電路可以降低供電電壓。

2.4 分區(qū)/分時供電技術

一個嵌入式系統(tǒng)的所有組成部分并非時刻在工作,基于此,可采用分時/分區(qū)的供電技術。原理是利用“開關”控制電源供電單元,在某一部分電路處于休眠狀態(tài)時,關閉其供電電源,僅保留工作部分的電源。

2.5 I/O引腳供電

嵌入式處理器的輸出引腳在輸出高電平時,可以提供約20 mA的電流,該引腳可以直接作為某些電路的供電電源使用,如圖2所示。處理器的引腳輸出高電平時,外部器件工作;輸出低電平時,外部器件停止工作。需要注意,該電路需滿足下列要求:外部器件的功耗較低,低于處理器I/O引腳的高電平輸出電流;外部器件的供電電壓范圍較寬。

2.6 電源管理單元設計

處理器全速工作時,功耗最大;待機狀態(tài)時,功耗比較小。常見的待機方式有兩種:空閑方式(Idle)和掉電方式(Shut Down)。其中,Idle方式可以通過中斷的發(fā)生退出,中斷可以由外部事件供給。掉電方式指的是處理器停止,連中斷也不響應,因此需要進入復位才能退出掉電方式。

為了降低系統(tǒng)的功耗,一旦CPU處于“空轉”,可以使之進入Idle狀態(tài),降低功耗;期間如果發(fā)生了外部事件,可以通過事件產生中斷信號,使CPU進入運行狀態(tài)。對于Shut Down狀態(tài),只能用復位信號喚醒CPU。

2.7 智能電源設計

既要保證系統(tǒng)具有良好的性能,又能兼顧功耗問題,一個最好的辦法是采用智能電源。在系統(tǒng)中增加適當?shù)闹悄茴A測、檢測,根據需要對系統(tǒng)采取不同的供電方式,以求系統(tǒng)的功耗最低。許多膝上型電腦的電源管理采用智能電源,以筆記本電腦為例,在電源管理方面,Intel公司采取Speed Step技術;AMD公司采取Power Now技術;Transmeta公司采取Long Run技術。雖然這三種技術涉及到的具體內容不同,但基本原理是一致的。以采用Speed Step技術的筆記本電腦為例,系統(tǒng)可以根據不同的使用環(huán)境對CPU的運行速度進行合理調整。如果系統(tǒng)使用外接電源,CPU將按照正常的主頻率及電壓運行;當檢測到系統(tǒng)為電池供電時,軟件將自動切換CPU的主頻率及電壓至較低狀態(tài)運行。

2.8 降低處理器的時鐘頻率

處理器的功耗與時鐘頻率密切相關。以SAMSUNG S3C2410X (32 b ARM 920T內核)為例[8],它提供了四種工作模式:正常模式、空閑模式、休眠模式、關機模式,各種模式的功耗如表1所示。[HJ1][HJ]

由表1可見,CPU在全速運行的時候比在空閑或者休眠的時候消耗的功率大得多。省電的原則就是讓正常運行模式遠比空閑、休眠模式少占用時間。在類似PDA的設備中,系統(tǒng)在全速運行的時候遠比空閑的時候少,所以可以通過設置,使CPU盡可能工作在空閑狀態(tài),然后通過相應的中斷喚醒 CPU,恢復到正常工作模式,處理響應的事件,然后再進入空閑模式。因此設計系統(tǒng)時,如果處理能力許可,可盡量降低處理器的時鐘頻率。

另外,可以動態(tài)改變處理器的時鐘,以降低系統(tǒng)的總功耗。CPU空閑時,降低時鐘頻率;處于工作狀態(tài)時,提高時鐘頻率以全速運行處理事務,實現(xiàn)這一技術的方法。通過將I/O引腳設定為輸出高電平,加入電阻R1,將增加時鐘頻率;將I/O引腳輸出低電平,去掉電阻R1,可降低時鐘頻率,以降低功耗。

2.9 降低持續(xù)工作電流

在一些系統(tǒng)中,盡量使系統(tǒng)在狀態(tài)轉換時消耗電流,在維持工作時期不消耗電流。例如,IC卡水表、煤氣表、靜態(tài)電能表等,在打開和關閉開關時給相應的機構上電,開關開和關狀態(tài)通過機械機構或磁場機制保持開關的狀態(tài),而不通過電流保持,可以進一步降低電能的消耗。[JP]

3 軟件低功耗設計

3.1 編譯低功耗優(yōu)化技術

編譯技術降低系統(tǒng)功耗是基于這樣的事實:對于實現(xiàn)同樣的功能,不同的軟件算法,消耗的時間不同,使用的指令不同,因而消耗的功率也不同。對于使用高級語言,由于是面向問題設計的,很難控制低功耗。但是,如果利用匯編語言開發(fā)系統(tǒng)(如對于小型的嵌入式系統(tǒng)開發(fā)),可以有意識地選擇消耗時間短的指令和設計消耗功率小的算法來降低系統(tǒng)的功耗。

3.2 硬件軟件化與軟件硬件化

通常的硬件電路一定消耗功率,基于此,可以減少系統(tǒng)的硬件電路,把數(shù)據處理功能用軟件實現(xiàn),如許多儀表中用到的對數(shù)放大電路、抗干擾電路,測量系統(tǒng)中用軟件濾波代替硬件濾波器等。

需要考慮,軟件處理需要時間,處理器也需要消耗功率,特別是在處理大量數(shù)據的時候,需要高性能的處理器,這可能會消耗大量的功率。因此,系統(tǒng)中某一功能用軟件實現(xiàn),還是用硬件實現(xiàn),需要綜合計算后進行設計。3.3 采用快速算法

數(shù)字信號處理中的運算,采用如FFT和快速卷積等,可以大量節(jié)省運算時間,從而減少功耗;在精度允許的情況下,使用簡單函數(shù)代替復雜函數(shù)作近似,也是減少功耗的一種方法。

3.4 軟件設計采用中斷驅動技術

整個系統(tǒng)軟件設計成處理多個事件,在系統(tǒng)上電初始化時,主程序只進行系統(tǒng)的初始化,包括寄存器、外部設備等,初始化完成后,進入低功耗狀態(tài),然后CPU控制的設備都接到中斷輸入端上。當外設發(fā)生了一個事件,產生中斷信號,使CPU退出節(jié)電狀態(tài),進入事件處理,事件處理完成后,繼續(xù)進入節(jié)電狀態(tài)。

第7篇：集成電路工藝與設計范文

[關鍵詞]集成電路布圖設計，法律保護，知識產權

一、引言：保護的意義

集成電路，按照《簡明大不列顛百科全書》的解釋，是指利用不同的加工工藝，在一塊連續(xù)不斷的襯底材料上同時做出大量的晶體管、電阻和二極管等電路元件，并將它們進行互聯(lián)。[1]1958年，世界上第一塊集成電路誕生，引發(fā)出一場新的工業(yè)革命。集成電路的發(fā)明和發(fā)展，導致了現(xiàn)代電子信息技術的興起。在當代世界新科技革命發(fā)展進程中，以集成電路為基礎、以計算機和通訊技術為主體的電子信息是最活躍的先導技術，同時又是一種嶄新的具有巨大潛力的生產力。而從生產的規(guī)模和市場的效應來看，2000年世界上集成電路的銷售額約為2000億美元，目前世界集成電路的人均消費量大約為20-30塊。[2]中國的集成電路產業(yè)起步于60年代，雖然在發(fā)展速度上滯后于發(fā)達國家，但也已經初具規(guī)模并在不斷壯大之中。有人認為，“集成電路工業(yè)不僅是現(xiàn)代國際技術經濟競爭的制高點，而且是影響各國未來‘球籍’的基本因素。如果把石油比作近現(xiàn)代工業(yè)的血液的話，那么完全可以把小小的芯片（集成電路）比作先導和超現(xiàn)代工業(yè)和生活的某種‘母體’，它是一個國家高附加值收益的富源，也是其綜合國力的基石?！盵3]因此，從國家的產業(yè)政策導向來看，我們需要為集成電路工業(yè)的發(fā)展提供制度上的激勵，而最根本的促進措施就是在集成電路的最初開發(fā)完成（形成布圖設計）的時候賦予開發(fā)者一定的權利，使相關保護可以延及于其后的生產過程。

而從動態(tài)的市場交易層面來考察，我們也可以發(fā)現(xiàn)對集成電路布圖設計進行保護的意義。依照科斯定理，技術發(fā)展與創(chuàng)新的背后是巨大而復雜的創(chuàng)造性勞動投入與資本投入，這需要仰仗市場來收回成本與獲取收益，而一個重要的前提是解決市場交易雙方的產權問題。[4]這一點不僅對含有集成電路的最終產品是重要的，對作為中間產品的集成電路布圖設計同樣重要。因為在社會化大生產的條件下，專業(yè)的分工越來越細致，交易不只是在產品最終完成之后才發(fā)生，而是與生產的過程相交織。例如一個手機的生產廠商可能只進行各個部件的組裝，而核心的芯片以及其他的外殼等可能都是由別的開發(fā)商完成的。因此在這里明確集成電路布圖設計的知識產權就是非常重要的，實際上這也是任何涉及基礎性技術的生產領域必然要首先解決的問題。

對集成電路布圖設計進行保護的另一個基本考慮是維護投資者的利益。這也是當代知識產權立法的一個漸變的趨勢，在數(shù)據庫保護和藥品專利授予等方面也有所體現(xiàn)。集成電路布圖設計的創(chuàng)造是一個以大量資金為依托、以相當?shù)闹橇ν度霝橹鲗?、以豐富的相關技術來支撐，并仍然有失敗風險的研發(fā)過程。[5]而新產品一旦上市，不法廠商利用先進的設備和技術，對該芯片進行解剖、顯微拍照、逐層腐蝕和分析，或者利用激光技術逐層掃描、拍照，將芯片的布圖設計復制出來，很快就能仿制出該芯片并大量生產，并以較低的價格占領原開發(fā)者的市場。[6]在這種情況下，知識產權法應當為付出大量投資和智力勞動并最早生產出有益的集成電路產品的主體提供恰當?shù)谋Ｗo。

對集成電路布圖設計進行法律保護的意義還在于通過國際貿易學習和研究國外先進的集成電路技術，減少我國產業(yè)發(fā)展的成本。如何在落后的高新技術領域實現(xiàn)突破，真正利用好后發(fā)優(yōu)勢，是每一個發(fā)展中國家都必須審慎考慮的問題。筆者個人以為，在集成電路技術領域我們可以采用“欲擒故縱”的策略。首先明確我們保護集成電路布圖設計知識產權的立場，然后利用“反向工程”進行我們自己的創(chuàng)新。當然，這種創(chuàng)新的實行以及其后對創(chuàng)新產品的布圖設計保護還需要我們的企業(yè)加強法律意識投資，與外國廠商合作時簽訂明確的合同，避免不必要的利益糾紛。在這方面，國家專用集成電路系統(tǒng)工程研究中心的實踐已經提供了較好的可資借鑒的經驗。[7

第8篇：集成電路工藝與設計范文

過去幾年中全球IC產業(yè)一直處于優(yōu)質發(fā)展態(tài)勢，不僅產業(yè)發(fā)展穩(wěn)定，而且增長迅速，隨著制造業(yè)大規(guī)模向中國大陸地區(qū)轉移，中國也順利成章地成為IC產業(yè)的消費制造集中地。分析機構指出，2010年，整個遠東地區(qū)（不含日本）IC市場規(guī)模將占全球60%，市場規(guī)模達到2794億美元，中國將占其中的50%以上；到2012年，整個遠東地區(qū)的IC市場規(guī)模將達到3342億美元，占全球市場份額2/3。實際上，2007年中國IC市場發(fā)展遠遠超出預期的650億美元，據工信部統(tǒng)計，2007年，中國集成電路進口額達到1284億美元，其中約70%以上用于出口產品加工，已經占據全球市場的34%。而同期石油進口為862億美元，農產品411億美元，鐵礦砂為308億美元，集成電路的進口額分別是石油的1.5倍、農產品3.1倍、鐵礦砂的4.2倍。我國已經成為全球最大的IC貿易國。使用這些IC制造的各式電子產品2007年實現(xiàn)銷售額約8000億美元，以銷售額排名、前4位分別是手機、網絡交換設備、平板電視、筆記本電腦。其中3件屬于消費電子產品，可見消費電子仍是IC產業(yè)的主要推動力。

回顧過去20年半導體IC產業(yè)的發(fā)展，產業(yè)鏈從最初的垂直整合到現(xiàn)在的水平整合軌跡清晰。一方面，隨著競爭的加劇，產品利潤下降，IC產業(yè)開始大規(guī)模重組整合，2006年-2007年，合并、收購、重組的新聞不絕于耳。飛利浦半導體被私募基金105億美元收購就是很鮮明的例子;另一方面，制造工藝不斷演進，從90nm、65nm、45nm到未來的32nm、22nm，使得一些原本擁有雄厚實力的芯片設計公司放棄了IC制造封測的環(huán)節(jié)，比如TI在前不久就宣布32nm之后將不再涉足IC制造，到了32nm、22nm階段，垂直整合型的IC制造公司可能只會剩下Intel一家。現(xiàn)在，中國已經成為全球最大的集成電路的市場，份額進一步的擴大，雖然在IC設計領域我國還十分薄弱，但是IC產業(yè)無疑是我國對外貿易的支柱產業(yè)之一。中國是全球集成電路產業(yè)轉移的目的地，全球范圍來看，芯片制造將向少數(shù)大廠集中，F(xiàn)abless而將成為主要的商業(yè)模式。

集成電路技術發(fā)展驅動力的變遷

20世紀60年代，戈登?摩爾提出了著名的“摩爾定律”。直到現(xiàn)在，這一定律都在見證半導體產業(yè)的飛速發(fā)展。由于晶體管特征尺寸的減小，可以帶來集成電路密度和性能上的提高，以及分攤在單元功能上成本的下降。因此，自集成電路誕生之日起，半導體產業(yè)的競爭就始終聚焦在加工尺寸的微細化上。自從上世紀80年代，CMOS(互補金屬氧化物半導體)工藝成為主流工藝技術之后，CMOS一直捍衛(wèi)著摩爾定律。然而，芯片的進一步小型化遇到越來越多的技術局限。在傳統(tǒng)硅芯片技術上所能取得的進步受到物理法則的限制也越來越嚴重，隨著集成電路的主流加工工藝進入納米級(

CMOS工藝遵循等比例縮小的原則，其特征尺寸已從20世紀50年代初期的約125μm進化到現(xiàn)在的90nm技術代，在集成電路工業(yè)大生產中獲得了巨大成功。然而，當器件特征尺寸縮小到65nm技術以后，繼續(xù)縮小加工尺寸將遇到一系列器件物理的限制和互連問題的嚴重影響：從器件角度看，納米尺度CMOS器件中的短溝效應、強場效應、量子效應、寄生參量的影響、工藝參數(shù)漲落等問題對器件泄漏電流、亞閾值斜率、開態(tài)/關態(tài)電流等性能的影響越來越突出，電路速度和功耗的矛盾也將更加嚴重。隨著集成度和工作頻率增加，功率密度增大，導致芯片過熱，可引起電路失效。另一方面，進入納米尺度后，互連電阻及互連電容不僅對電路速度的影響更為明顯，而且會對信號完整性產生影響，逐漸成為影響電路最終性能的重要因素。

將CMOS技術推到現(xiàn)在的極限上，現(xiàn)在的技術或者工藝和材料都要發(fā)生巨大的變化，需要很多的努力，目前科學家們正在努力，前景不可預知。然而，就IC產業(yè)來講，CMOS工藝技術的不斷改進接近極限能夠繼續(xù)維持對收益的貢獻嗎？我們來看表4、5

從晶圓的價格表中，我們可以很清楚地看到，當IC制造工藝從130nm轉為90nm的時候，成本成本可以降低33%，到65nm成本可以下降25%，但是再往后，工藝的進步對成本的貢獻就大幅下降，到22nm功率時，成本僅僅比32nm下降了3.3%，幾乎沒什么貢獻！此外，從晶體管的密度來看，130nm～22nm，每平方毫米晶體管的平均數(shù)量，從94K增加到1566K，這是一個很驚人的密度，但與此同時晶體管的利用率卻在下降，從86%下降到了51%。那么問題出來了，CMOS工藝技術進步使成本下降幅度有限，同時晶體管的利用率在下降，那么等比例縮小的經濟價值體現(xiàn)在什么地方呢？與此同時，IC設計業(yè)者也明顯發(fā)現(xiàn)，伴隨著IC制造工藝的進步，在IC設計制造過程中，制造、封測的成本在緩慢下降，但是研發(fā)成本在不斷上升，從130nm～22nm，IC設計成翻了一倍。這將使得設計工具和設計人員變得越來越重要，系統(tǒng)設計人員的理念也將因此而發(fā)生巨大轉變。

由此可見，在未來的十幾年中，技術儲備將能夠保證摩爾定律繼續(xù)前進，但是工藝進步、功耗的降低對IC產品成本的貢獻將變得越來越有限，雖然新工藝、更窄的線寬是惹眼的賣點，但不要對新工藝的附加價值報太大期望。研發(fā)成本將占到銷售額的30%，這使得創(chuàng)新的架、具有創(chuàng)新精神的IC設計人員與和創(chuàng)新的IC設計工具變得尤為重要。

低功耗設計需要EDA工具的全力配合

1984年出現(xiàn)第一個商用的設計IC的EDA工具

1986年出現(xiàn)第一個真正意義上商用EDA工具供應商Tangent

1988年Cadence公司成立，不久以后收購Tangent

20世紀80年代末期到90年代初，工藝慢慢過度到0.75μm，Cadence開始迅速增長，同時Biopolar工藝開始接近極限，CMOS工藝展露嶄露頭角，在0.35μm工藝時期，Cadence在EDA設計工具領域占有絕對優(yōu)勢

20世紀90年代中期，隨著PC的迅速發(fā)展，CMOS工藝開始朝向0.35μm發(fā)展

Arcsys（就是后來的Avant）、Synopsys公司相繼出現(xiàn)，開始在0.35μm～0.25μm工藝領域發(fā)力

Cadence和Avant公司開始了長期的專利訴訟（最終勝訴），但在0.25μm工藝階段，Cadence市場份額大幅下滑

世紀交替之初，工藝過度到0.18μm，Magma公司出現(xiàn)，很大程度上是因為該公司在Timing-Driven Layout技術方面占據領先。

早期的IC設計EDA工具基本圍繞著Palace & Route發(fā)展，隨著工藝的進步，Timing & Verification、RET/DFM都在影響著今天的IC設計。消費電子產品成為IC設計的新驅動力已經獲得廣泛共識，這使得功耗問題和產品上市時間成為困擾設計人員的最主要問題，實際上，今天面臨的問題與上世紀80、90年代交替時遇到的問題相似，功率密度不能有效控制導致工藝停滯不前，迫使業(yè)界從Biopolar技術向CMOS工藝轉移。而今天面對同樣的工藝問題，在目前還沒有一個可替代的技術的情況下，EDA設計工具將扮演非常重要的角色，現(xiàn)在的EDA工具很大程度上仍然圍繞在Palace & Route這一問題附近，如果要進一步降低IC的功耗，就需要在更高的設計鏈層面進行綜合考慮，從這點上說EDA工具需要有長足的進步。盡管針對低功耗和快速上世需求的EDA工具、解決方案不斷推出，但是核心問題――低功耗設計在EDA層面仍然有許多工作要做。

盡管從全球范圍來看半導體工藝和技術的演進腳步有暫時放緩的跡象、次貸危機延長了產業(yè)調整的周期，但是換一個角度來考慮，這不正是我國IC設計業(yè)者的一次機會嗎？一方面巨大的需求和產業(yè)的轉移使得本土IC設計業(yè)者能夠更加貼近客戶，另一方面，EDA設計工具的緩慢發(fā)展和芯片設計成本的上升，給了設計人員展示自己的更大舞臺。本土設計人員可以藉此機會消化、吸收先進的設計思想，掌握先進的設計工具，拉近與其他競爭對手的差距，提高我國的IC設計水平。早日把我國從IC消費大國變成IC設計、消費大國。

新聞

捷碼科技推出自動平面布局綜合產品Hydra

第9篇：集成電路工藝與設計范文

中圖分類號：TN432 文獻標識碼：A 文章編號：1009-914X（2015）44-0267-02

一、引言

隨著砷化鎵集成電路工藝的技術革新，尤其是新型的E/D PHEMT工藝平臺的出現(xiàn)和成熟，使得多種器件可以在同一個標準工藝平臺上被加工出來，0.5um線條的E/D PHEMT砷化鎵材料技術及工藝可將增強型和耗盡型器件集成在同一個晶圓上，可將多種不同功能的電路集成到在一顆芯片上，這也是目前射頻前端簡化設計的主流趨勢。

二、電路設計

該芯片應用于滿足802.11 b/g/n標準的無線局域網，用于無線射頻信號的收發(fā)[1]，該芯片內部電路主要包含SP3T開關、2.4～2.5GHz低噪聲放大器、SPST旁路開關和用于驅動低噪放和開關的邏輯轉換電路。

2.1 射頻開關設計

在本電路中，射頻開關部分的主要作用是切換射頻支路并隔離各個通道干擾，本芯片中的開關電路主要有兩部分，一部分是切換RX、TX、BT到天線ANT支路的SP3T開關，另外一部分是用于旁路LNA的SPST開關。由于本電路的核心指標為接收通道的噪聲系數(shù)和發(fā)射通道的功率容量，因此插損和功率處理能力指標是開關電路中FET管尺寸優(yōu)化選擇的主要依據。

在確定選擇雙柵結構的器件基礎上，再根據插損指標和飽和電流優(yōu)化器件尺寸，0.5um柵長的D-FET飽和電流約為230mA/mm，按照電流有效值和特性阻抗乘積約等于有效功率的計算方法，1mm以上的器件可以滿足28dBm左右的功率處理能力要求，然后根據foundry提供的砷化鎵雙柵結構場效應管兩端口等效開關模型來仿真插損指標。

2.2 低噪聲放大器設計

用于接收支路最前級的低噪聲放大器是影響接收信號靈敏度的最關鍵元器件，本設計中，接收支路的低噪聲放大器的設計決定了整個電路的噪聲系數(shù)和增益，為了使用方便，低噪放的前后級匹配電路全部在片上實現(xiàn)，且本工藝平臺中E-mode PHEMT器件具有正向開啟電壓的特點，有利于單電源工作，因此選用E-mode器件作為低噪放的核心有源器件。

由于設計要求所有匹配電路都集成在片上，因此整個芯片的布局較為緊湊。如果選用片上平面螺旋電感，在該頻段，電感所占面積較大，損耗較大，影響噪聲系數(shù)性能，因此，最終選用體電阻作為柵極偏置電路元件，并根據晶體管尺寸大小和電路進一步優(yōu)化選擇合適的阻值，以同時達到扼流和選擇工作點的作用，經過ADS仿真，電阻值選擇4.5K歐姆左右，柵極工作點在+0.4V，工作電流約為15mA。

此外，在低噪聲有源偏置電路設計中考慮了一個溫度補償作用，如下圖1所示，Q1和Q2組合成標準的電流鏡電路，R1電阻分壓起負反饋作用，為低噪聲放大器提供穩(wěn)定的Vgs。由于有源偏置電路的晶體管和低噪聲放大器的晶體管有相同的加工工藝與過程，因此具有相類似的溫度特性，這就使得溫度變化時電流鏡電路 Vbias和 Vgs 能夠互相制約[2]。

2.3 邏輯電路設計

驅動電路部分采用的是經典的DCFL式邏輯電路，這種電路其中具有構成器件少、級間可直接耦合、單一電源工作以及功耗低等優(yōu)點[3]，可降低砷化鎵邏輯電路規(guī)模。

倒相器的上升時間和下降時間由負載管和驅動管的電流能力來決定，也即是由兩個管子的寬長比來決定，這樣，通過計算不同寬長比時的上升下降時間，就可以得到滿足設計要求所需的器件尺寸。本電路中實際設計的邏輯電路包含倒相電路和一個三輸入與門的功能，如下圖2所示。

在驅動電路設計中，選擇適當?shù)碾娮韬偷瓜嚯娐酚性雌骷叽绲谋壤P系，可以優(yōu)化控制電平的高低門限。本設計中，在保證承受發(fā)射功率所需工作電壓的前提下，電路可滿足0/2.8V-3.3V驅動信號標準。

三、封裝及測試結果

針對該芯片的主要用途在于WIFI無線傳輸系統(tǒng)中的收發(fā)終端設備中，設計人員開發(fā)了適用于該芯片管腳功能的QFN1.5mmX1.5mm-12L的小尺寸塑封形式，根據管腳定義，合理的分配了Leadframe支架結構，在使得芯片內部良好接地的同時，又保證了芯片封裝尺寸的余量，同時開發(fā)了彈簧接觸式測試夾具，可做到進行無損傷外觀測試。

小信號主要性能如下表1所示：

四、結論

采用0.5um線條的砷化鎵PHEMT E/D-mode工藝設計的2.4GHz WIFI用接收前端集成電路，具有增益高、噪聲低、發(fā)射損耗小、功耗低等優(yōu)點。在2.2-2.6GHz工作頻率范圍內，增益大于12.5dB，噪聲系數(shù)小于2dB，輸入輸出電壓駐波比小于2：1，發(fā)射通道和藍牙通道插損小于0.7dB，發(fā)射通道和藍牙通道功率容量大于+28dBm，并集成驅動器和匹配電路，使用方便，適用于滿足802.11 b/g/n協(xié)議下的2.4GHz WIFI無線傳輸系統(tǒng)。

參考文獻

[1] RTC6627，Highly integrated，Receive Path Front End Module， Data Sheet，RichWave.