數字電路的設計精選(九篇)

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第1篇：數字電路的設計范文

關鍵詞：數字電路實驗 虛擬儀器 LabVIEW

實驗教學是高等院校提高理工科學生動手能力的重要組成部分，它在培養學生綜合素質，創新思維等方面起了非常重要的作用。因而創造一個優良的實驗環境對人才的培養是必不可少的。

但是，就目前大多數高校的傳統電子實驗室[1]來講，實驗設備層次不齊而且大多數的實驗設備落后于實驗的要求。滯后且稀少的實驗設備導致部分同學難以全部參與和投入 ，沒能充分了解和掌握實驗全過程。另外，實驗的內容側重于理論的驗證和模仿訓練，實驗內容十分單一，同學們基本按照實驗書和老師的指導按部就班的完成實驗，這將學生們的思維限制在一個狹窄的范圍內，缺乏對學生創新意識的培養和綜合能力的提高，從而很大程度上制約了實驗教學的發展和人才質量的提高。因而改革傳統實驗室迫在眉睫。

虛擬儀器是解決這個問題的方法之一。虛擬儀器[2]是以計算機為核心，把傳統儀器的專業化功能軟件化，使之與計算機融為一體。目前，最著名的虛擬儀器系統是NI的LabVIEW。運用LABVIEW技術，通過對實驗設備與元器件模塊化設計，在使用時只需點擊選擇該模塊，就可以方便的使用這些模塊進行實驗。這大大的節省了實驗器材的費用，而且虛擬器材更新速度快。這對培養學生的動手與創新能力有很大的幫助[3]。

一、平臺的設計與實現

本項目利用NI ELVIS平臺中的LabVIEW，其設計思想是基于計算機的強大功能 ，采用接口標準化的硬件、進行數據采集，而對數據的分析、處理、顯示則通過軟件編程實現，即采用“軟面板“，我們可根據需要自己定義儀器功能[4]，這樣既可以避開硬儀器問題，而突出、強化對學生分析及解決問題能力的訓練，使虛擬儀器更好的為教學服務[5]。該項目主要針對的是數字電子技術實驗， 結合虛擬儀器自身特點及數電實驗的特點，利用LabVIEW完成數電實驗，后期可繼續利用NI Multisim和NI ELVIS相結合完成模電實驗。

在數電實驗中，由于虛擬儀器LabVIEW中提供的布爾運算VI比較完備，再加上系統本身圖形化的語言風格，完全可以做到將“程序――邏輯圖――實驗過程――輸入輸出”等過程的結合，使過程簡單明晰，可以完成數字邏輯電路中幾乎所有的實驗及演示，如：半加器、全加器、比較器、計數器、與非門、D觸發器、JK觸發器、譯碼器等等，而且，具體的實驗或演示過程，還可運用LabVIEW中程序執行過程的“高亮度單步執行”模式，充分地觀察到信號的動態流程和邏輯電路的運算過程，甚至可以將某種邏輯運算過程單獨開發為專門的用戶VI，形成一獨特功能的新型概念的“虛擬芯片”，供需要時直接調用。

如果把虛擬儀器運用到實驗教學和科研中，不但可以節約大量儀器設備的經費投入，而且能夠提高實驗教學和科研的質量與效率。另外，由于軟件容易更新，隨時可以加入最新的算法和研究成果，使實驗系統的功能不斷發展和完善。

二、平臺的檢測與應用

為了檢測此實驗平臺的實用性和穩定性。將本平臺應用于中南民族大學數字電子技術的實驗，學生在短短兩周的時間內不僅完成了教學計劃規定的32個學時的所有實驗，學生還完成了所有的附加實驗，并且把許多課本上提到的芯片，但實驗不作要求的，也全部完成。

1.實驗實例

劃拳實驗

實驗要求：A 、B兩人劃拳，每人出兩只手，一只手可以代表 零或五。兩人同時出拳，并且口中喊出一個數字（零、五、十、十五、二十），如果喊出的數字等于A、B兩人四只手的數值，那就誰贏。但是當兩人喊出的數字相等，結果都是打平。前面板如圖1所示。

圖1

2.虛擬儀器與傳統儀器比較

通過以上實驗的實例，學生反映到利用虛擬儀器完成實驗，不再是枯燥的接線，或者是簡單的指示燈來觀察結果，而是有了自己的設計思想，不僅可以有更多的精力用于創新型實驗的設計，還利用其圖形化的界面進行直觀的實驗操作，實驗過程充滿新鮮感，激發了學生的求知欲，學習興趣也大大的加強。將虛擬儀器與傳統儀器的比較[6]如表1所示。

表1

三、展望

為了改善實驗條件和改革實驗教學方法，更新實驗教學內容，提高實驗教學課程的水平，把虛擬儀器引入實驗教學必然成為一種趨勢。通過虛擬實驗室，可以隨時將電子技術實驗搬到課堂上進行演示，理論聯系實踐，實現實驗室走進課堂，儀器搬上講臺，現場操作儀器，動態顯示測試原理，強化了教學效果。在課下，還可以使每個學生立刻進入虛擬實驗室，實地反復操作儀器，教師也不必擔心儀器會被損壞。這樣可以大大提高學生們在實際操作中的動手能力，提高實驗教學的效果。電子技術虛擬實驗室能夠反復實現實驗內容，對實驗過程的細節放大，加深實驗者的感受，為實驗者提供大量的實驗機會。而且，學生通過計算機的廣博，對電子技術的各方面都能系統便捷地學習，這是普通的實驗根本無法比擬的。發展虛擬實驗室，能夠節約大量資金和物力，減少器件的損壞，并且能夠不斷更新，利用現有的豐富的計算機資源，進行學習、設計和仿真。因此，虛擬實驗室的建立有很重要的意義。

參考文獻

[1]伊妍萍，王健，李天石，LabVIEW在教學測試實驗中的應用[J].實驗室研究與探索，2002

[2]李曉華，馮玉田. 基于組件技術的虛擬儀器開發[J].上海.上海大學學報，1999

[3]北京普源精電科技有限公司，虛擬儀器在電子技術教學，實驗中的應用前景.北京，1999

[4]陳錫輝.LabVIEW8.2從入門到精通[M].北京：清華大學出版社，2007

第2篇：數字電路的設計范文

【關鍵詞】搶答電路；定時電路；報警電路

1 課題研究的相關背景

搶答器在當下各種比賽中是非常受歡迎的一種設備，它可以快速有效的辨別出最先搶答到的選手。在早期，搶答器的組成很簡單，只有幾個三極管，可控硅和發光管等，辨認哪個選手優先搶到主要是通過發光管來辨別。而現在的搶答器，大部分是利用了單片機或是數字集成電路，并新添了許多功能，比如如選手號碼顯示、搶按前或搶按后的計時、選手得分顯示等功能。

隨著科技的發展，現在的搶答器有著數字化，智能化的方向發展，這就必然提高了搶答器的成本。鑒于現在小規模的知識競賽越來越多，操作簡單，經濟實用的小型搶答器必將大有市場。因此，我選擇簡易邏輯數字搶答器這一課題。

2 搶答器的工作原理簡介

搶答器的構造，它包括主電路和擴展的電路由兩部分組成。主電路完成基本搶答功能，當玩家按下搶答鍵之后，可以顯示參賽者的編號，同時阻止輸入的電路，阻止其他選手的回答。擴大的電路測試數字的工作。它的工作原理：啟動裝置后，主持人將開關撥到到"清除"的狀態、搶答器被禁用，編號顯示器關閉設置計時器顯示的時間；主持人將開關換到“開始”狀態，宣布“開始”搶答后。計時器開始倒計時，揚聲器發出聲音提示。參賽者在一個預定的時間期間在搶答時，搶答器完成：優先判斷，編號鎖存，編號顯示，揚聲器提示。一輪搶答之后，定時器停止，此時，禁止二次搶答、定時器顯示剩余時間。如果答案必須再次再一次，由主持人，“清除”和“開始”的切換。

3 搶答器的工作過程

如果想調節搶答時間或答題時間，按“加一”鍵或“減一”鍵進入調節狀態，此時會顯示現在設定的搶答時間或回答時間值，如想加一秒按一下“加1s”鍵，如果想減一秒按一下“減1s”鍵，時間LED上會顯示改變后的時間，調整范圍為0～99s， 0s時再減1s會跳到99，99s時再加1s會變到0s。

主持人按“搶答開始”鍵，會有提示音，并立刻進入搶答倒計時（預設15s搶答時間），如有選手搶答，會有提示音，并會顯示其號數并立刻進入回答倒計時（預設10s搶答時間），不進行搶答查詢，所以只有第一個按搶答的選手有效。倒數時間到小于5s會每秒響一下提示音。

如倒計時期間，主持人想停止倒計時可以隨時按“停止”按鍵，系統會自動進入準備狀態，等待主持人按“搶答開始”進入下次搶答計時。

如果主持人未按“搶答開始”鍵，而有人按了搶答按鍵，犯規搶答，LED上不斷閃爍FF和犯規號數并響個不，直到按下“停止”鍵為止。

4 搶答器的總體結構

圖1 總體方框圖

如圖1所示為總體方框圖 接通電源后，后臺工作人員將檢測開？S置“檢測”狀態，數碼管在正常清除下，顯示“■”；當后臺工作人員將檢測開關S置“搶答”狀態，主持按系統清除按鍵，搶答器處于禁止狀態，編號顯示器滅燈；主持人松開，宣布“開始”，搶答器工作。選手按動搶答按鍵，搶答器完成：優先判斷、編號鎖存、編號顯示。當一輪搶答之后，優先搶答選手的編號一直保持到主持人將系統清除為止。如果再次搶答必須由主持人再次按動系統清除按鍵。

5 優先判斷與編號鎖存電路

電路選用優先編碼器 74LS148 和鎖存器 74LS279 來完成。該電路主要完成兩個功能：一是，分辨出選手按鍵的先后，并鎖存優先搶答者的編號；二是，禁止其他選手按鍵，其按鍵操作無效。工作過程：系統清除按鍵按動時，74LS279的四個RS觸發器的置0端均為0，使四個觸發器均被置0。1Q為0，使74LS148的使能端■=0，74LS148處于允許編碼狀態，同時1Q為0，使74LS48的滅燈輸入端■=0，數碼管無顯示。這時搶答器處于準備搶答狀態。

當系統清除按鍵松開時，搶答器處于等待狀態。當有選手將按鍵開關按下時，搶答器將接受并顯示搶答結果，假設按下的是S4，則74LS148的編碼輸出為011，此代碼送入74LS279鎖存后，使4Q3Q2Q=100，亦即74LS148的輸入為0100；又74LS148的優先編碼標志輸出■為0，使1Q=1，即■=1，74LS48處于譯碼狀態，譯碼的結果顯示為“4”。同時1Q=1，使74LS148的■=1，74LS148處于禁止狀態，從而封鎖了其他按鍵的輸入。此外，當優先搶答者的按鍵松開再按下時，由于仍為1Q=1，使■=1，74LS148仍處于禁止狀態，確保不會接受二次按鍵時的輸入信號，保證了搶答者的優先性。

6 搶答器設計中的優先編碼電路

搶答器設計中的優先編碼電路完成兩個功能：一是，分辨出選手按鍵的先后，并鎖存優先搶答者的編號，同時譯碼顯示電路顯示編號；二是，禁止其他選手按鍵操作無效。

工作過程如下：

當把開關S放置在‘清除’端時，觸發器RS中的■端都為0，4個觸發器輸出置0，使74LS148的 ■=0，讓其在工作狀態中。開關S放置在‘開始’時，搶答器則是等待工作狀態，如現在選手按下時，74LS148的輸出■ ■ ■=010，■=0，經RS鎖存后，1Q=1，■=1，74LS48處于工作狀態，4Q3Q2Q=101，經譯碼顯示為‘5’。另，1Q=1，使74LS148 ■=1，處于禁止狀態，封鎖其他按鍵的輸入。當按鍵松開即按下時，74LS148的■=1，此時由于仍為1Q=1，使■=1，因此，74LS148還是在禁止的狀態中，保證了不會出現二次搶答，也確保了搶答者的優先搶答權。主持人將開關S重新放置在‘清除’位置上，可以進行下一輪的搶答。

（ 74LS148為8線-3線優先編碼器。）

7 搶答器設計中的定時電路

由節目主持人根據搶答題的難易程度，設定一次搶答的時間，通過預置時間電路對計數器進行預置，計數器的時鐘脈沖由秒脈沖電路提供。可預置時間的電路選用十進制同步加減計數器74LS192進行設計。本設計是以555構成震蕩電路，由74LS192來充當計數器，構成搶答器的倒計時電路。該電路簡單，無需用到晶振，芯片都是市場上容易購得的。設計功能完善，能實現直接清零、啟動。

8 搶答器的優點及組成

尤其是在知識比賽中做搶答題目時，其過程中，利用視覺判斷是很難判斷的，所以，需要設計出一個系統來確定哪位選手或者是哪一組選手先搶到的。我們可以利用單片機系統，其精確率哪怕兩組之間搶答的時間只差幾微秒，也可以判斷出來。以上問題（下轉第387頁）（上接第350頁）迎刃而解。

【參考文獻】

[1]趙保經，等.中國集成電路大全TTL集成電路分冊[M].北京：國防出版社，1985： 429-450，649-651，639-640.

第3篇：數字電路的設計范文

利用硬件描述語言VHDL，數字電路系統可從系統行為級、寄存器傳輸級和門級三個不同層次進行設計，即上層到下層（從抽象到具體）逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后，利用EDA工具，逐層進行仿真驗證，再把其中需要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接著，再用專用集成電路（ASIC）或現場可編程門陣列（FPGA）自動布局布線工具，把網表轉換為要實現的具體電路布線結構。目前，這種高層次設計的方法已被廣泛采用。據統計，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進行設計。VHDL的應用已成為當今以及未來EDA解決方案的核心，而且是復雜數字系統設計的核心。

一、VHDL的特點

VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統行為級、寄存器傳輸級和邏輯門級三個不同層次的設計，支持結構、數據流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強，因此在實際應用中越來越廣泛。VHDL的主要特點有：

1.功能強大。與其他的硬件描述語言相比，VHDL具有更強的描述能力和語言結構，可以用簡潔的源代碼描述復雜的邏輯控制。它具有多層次的設計描述功能，層層細化，最后直接生成電路級描述。

2.系統硬件描述能力強。VHDL具有豐富的數據類型，豐富的仿真語句和庫函數，在任何大系統的設計早期就能查驗設計系統功能的可行性，隨時可對設計進行仿真模擬。

3.設計與工藝無關。用VHDL進行硬件電路設計時，并不需要首先考慮選擇完成設計的器件。VHDL的硬件描述與具體的工藝和硬件結構無關，因此VHDL設計程序的硬件實現目標器件有廣闊的選擇范圍。

4.設計方法靈活，易于修改。VHDL語言標準、規范，大多數EDA工具都支持VHDL。在硬件設計過程中，用VHDL語言編寫的源程序便于管理，VHDL易讀、結構模塊化，方便修改、交流和保存。

5.支持廣泛，移植能力強。VHDL是一個標準語言，在電子設計領域，為眾多的EDA工具支持，因此移植能力好。

二、VHDL的結構和設計方法

1.VHDL的基本結構

VHDL的結構模型包括五個部分：實體、結構體、配置、程序包、庫。前四種可分別編譯，編譯后放入庫中，以備上層模塊調用。

（1）實體定義了器件的輸入輸出端口，設計實體是VHDL的基本單元，可以表示整個系統、一塊電路板、一個芯片或一個門電路。

（2）結構體定義實體的實現，即描述系統內部的結構和行為。

（3）配置用于從庫中選取所需單元來組成系統設計的不同版本，為實體選定某個特定的結構體。

（4）程序包存放各設計模塊都能共享的數據類型、常數和子程序等。

（5）庫用來存放編譯結果，包括實體、結構體、配置、程序包。

2.VHDL的設計方法

VHDL將層次化的設計方法引入到硬件描述中，自上向下的設計是從系統級開始，將整個系統劃分為子模塊，然后對這些子模塊再進行進一步的劃分，直到可以直接用庫中的元件來實現為止。在設計方法上，將傳統的“電路設計硬件搭試調試焊接”模式轉變為“功能設計軟件模擬仿真下載”方式。數字系統的設計采用自頂向下的方法，最頂層電路設計是指系統的整體要求，最下層是指具體邏輯電路的實現。一般的電子系統設計可分為兩個階段，第一階段是系統的邏輯設計和仿真，得出的是門級電路的原理圖或網表；第二階段設計如印刷電路板的布局布線，集成電路的版圖設計等，得出的是最終的物理設計。

三、VHDL的應用實例

筆者以Max＋plusⅡ軟件作為平臺的一個空調機控制器的設計為例，談談VHDL在數字電路設計中的具體應用。

實現一個控制器，常用有限狀態機方法實現。傳統的設計方法主要包括5個過程：確定原始狀態圖，狀態簡化，狀態編碼，觸發器類型的選擇及控制邏輯方程和輸出方程的確定，畫出電路原理圖。采用這種方法設計復雜狀態機將會十分繁雜。

利用VHDL來設計有限狀態機，可以充分發揮硬件描述語言的抽象能力，進行功能描述，而具體的邏輯化簡和電路設計可由計算機自動完成，從而提高了設計的工作效率，并且條理清晰，修改起來也更方便，所以很適合復雜時序電路的設計。應用VHDL設計狀態機的步驟如下：第一，根據系統要求確定狀態數量、狀態轉移的條件和各狀態輸出信號的賦值，并畫出狀態轉移圖；第二，按照狀態轉移圖編寫有限狀態機的VHDL程序；第三，利用EDA工具進行功能仿真驗證；第四，編程下載。

空調機控制器的設計。它的兩個輸入來自溫度傳感器，用于監測室內溫度。如果室內溫度正常，則temp-high和temp-low均為‘0’；如果室內溫度過高，則temp-high為‘1’，temp-low為‘0’；如果室內溫度過低，則temp-high為‘0’，temp-low為‘1’。根據temp-high和temp-low的值來決定當前的工作狀態，并給出相應的制冷和制熱輸出信號。

按照繪制好的狀態轉移圖編寫VHDL程序，編程中采用case語句來描述狀態的改變，它具有直觀、條理清晰及易于修改等特點。也可以采用不同進程來實現狀態的改變，所以編程方法多種。

功能仿真。利用Max＋plusⅡ軟件工具對所編程序進行編譯、仿真。當temp-low為“1”，即溫度過低，則heat為“1”（制熱）；當temp-high為“1”，即溫度過高，則cool為“1”（制冷）。經綜合后的仿真分析表明，該方案是合理可行的。通過仿真后，即可編程下載。

四、使用VHDL應注意的一些問題

由于VHDL語言是描述硬件行為的，相對其它開發軟件的高級語言而言，在編程過程中有一些特殊性，所以經常會出現語法正確但無法綜合的問題。其原因多半因為編程者對硬件內部的工作原理了解不夠，寫出的代碼硬件無法實現。在此總結出一些應注意的問題：

第4篇：數字電路的設計范文

關鍵詞：數字電路；抗干擾技術；主要因素；主要方法

數字電路的開發過程中必定會接觸到各式各樣的干擾因素，其中主要是受到硬件干擾。因此，在解決方法上主要采用的是抑制干擾源，切斷干擾傳播路徑并提高敏感器件的抗干擾能力，使用軟件降低對數字電路的干擾，對數字電路進行一定的補救，從而使得數字電路能夠正常運行，推動數字電路設計技術的進步。

1數字電路設計中形成干擾的主要因素分析

在數字電路設計中，形成干擾的主要因素有3個：干擾源、傳播路徑和敏感器件。干擾源是指在電路中確定會產生一定干擾的元件、設備或者是信號。在實際操作過程中，雷電、電機和繼電器等都可能成為干擾源，對電路形成巨大的干擾，并且在某些數字電路中是無法被去掉的。傳播路徑干擾是指在干擾源傳播到敏感器件的通路或者是媒介遭到一定的干擾。傳播路徑的干擾通常難以控制，干擾性會隨著傳播路徑的增加而有所增加。在實際操作過程中，空間的輻射、信號線等都會干擾傳播路徑。敏感器件是指某些容易擾的對象，包括單個設備或者分系統等，為了功能的需要，某些敏感器件的干擾是不可去除的。在實際操作過程中，主要指信號放大器、數字IC等。

2數字電路設計中抗干擾的主要方法分析

在數字電路設計中使用的抗干擾技術主要是抑制干擾源，切斷干擾傳播路徑并提高敏感器件的抗干擾能力等方法。同時，在某些硬件設施難以達到的時候采用軟件方法進行數字電路防干擾，最大化地減少干擾項目對數字電路的干擾，保證數字電路在使用過程中的安全，確保數字電路的正常運行。

2.1對干擾源進行主動抑制

抑制干擾源是抗干擾技術的主要方針，通過盡可能地減小干擾源受到的干擾，實現抑制干擾的作用。對干擾源進行主動抑制，主要是通過在干擾源兩端并聯電容和在干擾源回路串聯電感或電阻以及增加續流二極管。首先，為繼電器線圈增加續流二極管，通過增加續流二極管實現對干擾的消除作用。其次，為續電器接點兩端進行火花抑制電路的連接，以減小電火花對電路的影響。第三，為電機增加濾波電路，盡量使用減小引線的長度，增加電機的防干擾能力。第四，為電路板上的IC均接上一個高頻電容，減小IC對電源的影響。同時，在布線過程中，同樣要遵從使用較短引線的原則，以改善使用情況。第五，在實際布線過程中，應盡量采用直線布線，避免使用接近90度的折線。第六，為可控硅接上抑制電路，在防護可控硅的同時減小噪音干擾，對干擾源進行控制。

2.2對干擾傳播路徑進行選擇性切斷

傳播路徑型干擾主要分為傳導干擾和輻射干擾。傳導干擾就是指在數字電路中通過導線傳播到敏感器件時的干擾，主要辨別方式是通過導線。輻射干擾是指通過空間輻射傳播到敏感器件時的干擾，主要辨別方式是通過空間輻射。2種干擾方式不同，但是對數字電路的干擾影響效果都相對較大。對于傳播路徑干擾，主要采用切斷和隔離的方式進行控制。首先，考慮到電源對單片機的影響。一方面，要使用效用比較良好的電源，能夠在很大程度上解決干擾問題。另一方面，可以給電源增加濾波電路，最大限度地減小電源的影響。其次，在單片機的選擇上要選取干擾較小的接口，并注意做好隔離。第三，晶振和單片機之間的距離要盡量減小，通過良好的布線減小傳播路徑的干擾。第四，要注重對電路板進行合理的分區管理。在分區管理時應該盡量將干擾源和敏感器件分隔并達到一定的距離，保證整個電路系統的穩定。第五，將數字區和模擬區相隔離。在實際操作過程中，一定要注意使用地線將2個分區進行隔離，減小干擾。第六，大功率器件要使用獨立地線。對于功率較大的地線通過單獨接地，減小干擾。第七，在關鍵的接口要使用類似磁珠和濾波電路等必要的抗干擾器件。

2.3充分提高敏感器件的抗干擾能力

除了對干擾源進行主動抑制和對干擾傳播路徑進行選擇性切斷，還要充分提高敏感器件的抗干擾能力，從敏感器件方面盡量減小敏感器件對整個數字電路的干擾。第一，在布線的時候要盡量避免大面積進行回路環設計，通過縮短其面積來降低干擾。第二，在實際布線過程中，在電源線和地線的選取上以粗短為優，盡量降低干擾。第三，單片機中閑置的接口要在不改變系統邏輯的前提下做好接地或接電處理，盡可能避免懸空造成的干擾。第四，要使用好監控系統，保證單片機處于良好的工作狀態。第五，盡量選取低速的數字電路，但是要保證速度能夠滿足實際工作中的要求，確保實際工作的可行性。第六，IC器件應該盡量直接進行焊接工作，盡量避免選用某些連接插座，從而減少干擾，保障數字電路的實際可行性。

2.4使用軟件降低干擾

除了在硬件方面采取措施降低干擾，在抗干擾技術的使用上還要注重從軟件方面出發，比如利用數字濾波技術、輸入信號重復檢測技術、輸出端口數據刷新技術、軟件攔截技術以及“看門狗”技術來降低干擾。

數字濾波技術是指在軟件中對采集到的數據進行電磁兼容消除干擾的處理。一般來說，除了在硬件中對信號采取抗干擾措施之外，還要在軟件中進行數字濾波的處理，以進一步消除附加在數據中的各式各樣的干擾，使采集到的數據能夠真實地反映現場的工藝實際情況。數字濾波技術相對來說算法靈活，效果良好。

輸入信號重復檢測技術是指在輸入信號過程中存在著輸入干擾而又難以使用硬件進行抑制時，采用軟件重復檢測技術，從而最大限度地減少干擾。在重復檢測過程中，如果信號一直變化不定，在達到一定程度時，可以給出相應的報警信號。輸出端口數據刷新技術也是采用重復輸出的方式降低數據干擾。通過數據的重復輸出，從而使得正確信息能夠在不斷傳輸中跳過干擾。

軟件攔截技術通過對程序運行過程中的“亂飛”現象進行攔截，使得程序擺脫軟件程序的“死循環”，最終使得運行通過正常程序進行，保證了程序的有效性和穩定性。

“看門狗”技術是數字電路中的重要抗干擾技術。由于軟件攔截技術存在一定的局限性，對某些難以控制的程序“亂飛”現象無法正確地攔截，程序也就難以擺脫“死循環”。而通過“看門狗”，能夠對程序進行良好的監控。當程序受到干擾發生混亂時，由于程序邏輯已經受到了破壞，程序在混亂的情況下無法對“看門狗”進行設置，進而導致看門狗定時溢出，導致系統重新運行，擺脫癱瘓狀態，保持良好的系統運行。

第5篇：數字電路的設計范文

電子技術是一門實踐性很強的課程，其中電子電路設計是一個重要的實踐環節，掌握單元電路的設計方法是每個電子工程師必備的能力。具體介紹了單元電子電路設計步驟及幾種重要單元電路的設計方法。

電子技術是一門實踐性很強的課程，加強技能的訓練及培養，是提高工程人員的素質和能力的必要手段。在電子信息類教學中，電子電路設計是一個重要的實踐環節，著重讓學員從理論學習過渡到實際的應用，為以后從事技術工作打下堅實的基礎。

設計電子電路系統時，首先必須明確系統的設計任務，根據任務進行方案選擇，然后對方案中的各個部分進行單元的設計，參數計算和器件選擇，最后將各個部分連接在一起，畫出一個符合設計要求的完整的系統電路圖。因此，掌握單元電路的設計方法和實際設計電路的能力，是電子工程師必備的能力。

一、電子技術及單元電路概念

所謂電子技術是根據電子學的原理，運用電子器件設計和制造某種特定功能的電路以解決實際問題的一門學科。包括信息電子技術和電路電子技術兩大分支。信息電子技術包括模擬電子技術和數字電子技術。電子技術是對電子信號進行處理的技術，處理的方式有信號的發生、放大、濾波、轉換。

電子電路是由兩部分組成，即電子元件和電子器件。電子原件是指電子設備中的電阻器、電容器、變壓器和開關等，而電子器件通常由電子管、離子管、晶體管等構成。電子電路按組成方式可分為分立電路和集成電路。單元電路是整個電子電路系統的一部分，常用的單元電路有放大電路，整流電路，震蕩電路，檢波電路，數字電路。總體來說是與門，非門，或門及其組合的計數電路，觸發器，加減運算器等。單元電路的設計訓練是為了能提高整體電子電路的設計水平。

二、單元電路的設計步驟

1.明確任務

單元電路設計前都需明確本單元電路的任務，詳細擬定出單元電路的性能指標，這是單元電路設計最基本的條件。通過計算電壓放大的倍數、輸入及輸出電阻的大小，并且根據電路設計的簡單明了、成本低、體積小、可靠性高等特點進行單元電路的設計。

2.參數計算

參數計算是為了保證單元電路的功能指標達到所需的要求，參數計算需要電子技術知識，對這方面的理論要求很高。例如，放大器電路中我們通常需要計算各電阻值以及他們的放大倍數；振蕩器中我們通常需要計算電阻電容以及震蕩頻率。進行參數計算時，同一個電路可能得出不止一組數據，我們要注意選擇數據的方法，選擇的這組數據需要完成電路設計的要求，并且在實踐中能真正可行。

3.畫出電路圖

為詳細表述單元電路與整機電路的連接關系，設計時需要繪制完整的電路圖。通過單元電路之間的相互配合和前后之間的關系使得設計者盡量簡化電路結構。例如對于單元電路之間的級聯設計，在各單元電路確定以后，還要認真仔細地考慮它們之間的級聯問題，從而到達減少浪費，從而降低工作量。注意各部分輸入信號、輸出信號和控制信號的關系，模擬輸入、輸出，使得輸入、輸出、電源、通道間全隔離，將

轉貼于

直流電流、電壓信號分成多路相同或不同的電流、電壓信號，實現不同設備同時采集控制。

（1）注意電路圖的可讀性

繪圖時盡量把主電路圖畫在一張紙上，比較獨立和次要部分畫在令一張紙上，圖的端口和兩端做好標記，標出各圖紙之間信號的引入及引出。

（2）注意信號的流向及圖形符號

一般從輸入端和信號源畫起，又左至右或者由上至下按信號的流向依次畫出單元電路。圖中應加適當的標注，并且圖形符號要標準，

（3）注意連接線畫法

各元件之間的連接線應為直線，并且盡量減少交叉。通常情況下連接線應水平或垂直布置，無特殊情況不畫斜線，互相連接的交叉用原點表示。

三、幾種典型單元電路的設計方法

單元電路的設計是否合理，能夠關系到整個電子電路的設計是否能夠正常運行。因此，各個單元設計的工程師紛紛致力于單元電路的設計。

1.對于線性集成運放組成的穩壓電源的設計

穩壓電源設計的一般思路是讓輸入電壓先通過電壓變壓器，再通過整流網絡，然后經過濾波網絡最后經過穩壓網絡。在單元電路中，對于串聯反饋式穩壓電路大體上可分為調整部分、取樣部分、比較放大電路、基準電壓電路等。經過這樣設計的線路，具有過流及短路保護功能，當負載電流到達限額是能起到保護電路的功能工作。其具體設計方法為：對于整流出來的直流電是很少用來直接帶動負載，還必須濾波后降低其紋波系數，但這種電路不能起到穩壓的作用。所以穩壓電源都應滿足一定的技術指標。

2.單元電路之間的級聯設計

各單元電路確定以后，還要認真仔細地考慮它們之間的級聯問題。如電器特性的相互匹配、信號耦合方式、時序配合以及相互干擾等問題。

對于電氣性能相互匹配的問題有些涉及到的是模擬單元電路之間的匹配，有的涉及到的是數字單元電路之間的匹配，有的則需要兩者兼顧。從提高放大倍數和負載能力考慮，希望后一級的輸入電阻要大，前一級的輸入電子要小，但從改善頻率響應角度考慮，則剛好相反。

信號耦合方式有直接耦合、間接耦合、阻容耦合、變壓器耦合和光耦合。直接耦合方式最簡單，但是在靜態情況下，存在兩個單元電路的相互影響，因此在電路分析時應加以考慮。

時序配合的問題比較復雜，先對系統中各個單元電路的信號關系進行詳細的分析，來確定系統的時序，以確保系統正常工作下的信號時序。最后設計出實現該時序的方法。

3.對于運算放大器電路的設計

運算放大器是具有很高放大倍數的電路單元，在實際電路中通常結合反饋網絡共同組成某種功能模塊。運放是一個從功能的角度命名的電路單元，可以由分立的器件實現，也可以實現在半導體芯片當中。運算放大器的設計中，其基本參數應當選擇單、雙電源供電，電源電流。而且應當輸入失調電壓、輸入失調電流、輸入電阻。并且轉換速率、建立時間。設計中應當正確認識、對待各種參數，不盲目片面追求指標的先進。其中值得引起重視的是：依據推薦參數在規定的消振引腳之間接入適當的電容消振，這是為了消除運放的高頻自激，同時為了減小消振困難這一情況，應盡量避免兩級以上放大級級連。

第6篇：數字電路的設計范文

關鍵詞：教學改革；教學方法；教學資源；實踐創新

中圖分類號：G642.0 文獻標志碼：A 文章編號：1674-9324（2013）49-0050-02

為了適應當今世界經濟、科技、文化發展趨勢，滿足社會各界對當代大學生的復合型、應用型和創新型人才要求，2012年10月教育部高等教育司編輯出版了《普通高等學校本科專業目錄和專業介紹》[1]。新版專業目錄中重新規定了專業劃分、名稱及所屬門類，并提出了各專業的主要核心課程、專業實驗和實踐性教學環節等課程的示例。數字電路課程是電氣、電子信息、自動化和計算機類專業的一門專業基礎課程，是一門理論性和實踐性都較強的課程。它的主要任務是通過學習數字電路的基本概念、基本原理和基本技能，使學生在數字電路及數字系統方面具有一定的理論水平和實踐技能，該課程對于微型計算機原理、數字信號處理和數字圖像處理等學好后繼主要專業課程必不可少的基礎知識，并提高學生的工程實踐能力都有著極其重要的作用[2-4]。本研究通過立體式實驗課程設計，把理論教學與實驗課、課程設計、實訓課程結合起來，大學一年級開始初步接觸專業課程，可以增強教學的互動性、趣味性，培養學生學習單片機課程的積極性、創造性，并進一步降低了實驗教學成本，具有一定的實際意義。本文的第一部分分析了數字電路課程的教學安排、學時分配和考核體系，第二部分主要分析了傳統的數字電路實驗教學模式和數字電路實驗教學中遇到的問題，第三部分提出了數字電路實驗教學中引入數字芯片設計的必要性，并提出了基于Quartus Ⅱ軟件和FPGA開發板的實驗內容和具體教學安排。

一、數字電路課程分析

在教學安排方面，數字電路課程是一門理論性和實踐性都較強的基礎課程，基本上不需要高等數學、大學物理、復變函數等前期理論基礎。因此，可以安排在大一的第二學期（四年制本科）；大一的短學期中可以安排“數字電路實訓課程”，通過數字電路實訓課程進一步提高學生的操作能力和創新能力；大二的第一學期中可以安排“數字芯片設計課程”或“集成芯片設計課程”，在此課程中首先學習VHDL語言，然后再學習Quartus Ⅱ可編程邏輯器件設計軟件的使用方法和上機實驗，并通過FPGA開發板來學習數字系統的設計和應用；基于以上基礎，大二的第二學期學生可以開始在教師的指導下參加校內外各種設計競賽，并在大二開始為即將學習的微型計算機原理、數字信號處理和數字圖像處理等專業必修和選修課程奠定堅實的理論基礎。學時安排方面，數字電路理論課程可以安排3學分/48學時，實驗課程1學分/16學時，共4學分/64學時。課程改革積極探索教學活動和考核方式的多樣化，考核形式可以包括筆試、實驗課程、綜合性創新設計等。該課程的考核可以包括：①期末的筆試，考核基本知識，理論課程成績占60%；②實驗課程成績占15%；③平時成績占5%；④綜合性創新設計成績占10%。

二、數字電路實驗中存在的問題分析

數字集成芯片是在半導體表面上以CMOS門電路設計的現代化電子產品，由于CMOS門電路直接設計數字芯片時會出現時滯性、占用芯片面積、耗電量、結構復雜等一系列問題。而CMOS門電路的各子系統是利用與、或、非、同或、異或等邏輯門電路模擬化，同時實際設計的數字集成芯片內部電路圖結構是無法看到的。因此，數字電路課程歷來是學生感到“抽象”的課程。在數字電路實驗課程方面，長期以來普遍利用74LS系列芯片實現理論課程上學到的觸發器、譯碼器、選擇器等組合邏輯電路，通過該實驗可以提高學生的基本邏輯電路的功能及測試技能。但是，傳統的數字電路實驗教學主要存在以下弊端：①形式單一、方法呆板，雖然利用74LS系列芯片實現理論教學上學到的邏輯電路，但是不能完全解決學生對數字電路課程感到“抽象”的問題；②理論與實踐脫節，在理論教學上，教師一般采用理論波形圖來描述輸入/輸出信號之間的邏輯運算結果，一般不采用總線（Bus）波形圖描述多位數的信號。在實驗教學上，一般采用模擬開關描述二進制數的輸入信號，并LED燈描述一位數的輸出信號，因此，在理論和實驗教學上學生沒有機會接觸實際數字集成芯片的設計和信息處理環境；③缺少互動性和創新性，學生自己提出某系統的邏輯控制及流程之后，利用基本的74LS系列芯片實現系統級別的數字系統時芯片的使用數量、輸入信號的控制、輸出信號的分析等會面臨較大的困難，難以提高學生的積極性和創新性。

三、數字芯片設計在實驗教學中的應用

在數字電路實驗課程中，為了實現進一步系統化、程序化、可視化的實驗，可以利用傳統的實驗課程和現代化的教學實驗設備來完成。Quartus II是Altera公司的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、Verilog HDL以及AHDL等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。利用Quartus II軟件的原理圖模塊（Block Diagram/Schematic File），可以補充完成數字電路實驗課程。數字電路實驗課程設置方面，如果整個實驗課程以16學時來計劃，前8學時可以做傳統的基于74LS系列芯片完的成硬件系統設計與測試實驗，后8學時可以完成基于模塊化方式的上機操作實驗。其中，Quartus II軟件安裝與波形圖分析占2學時，組合邏輯電路與全加期占2學時，選擇器和譯碼器/編碼器占2學時，綜合設計實驗占2學時。實驗內容方面，首先讓學生利用Quartus II軟件的原理圖模塊（Block Diagram/Schematic File）設計相關邏輯電路圖，利用Quartus II軟件中的“功能仿真”功能驗證所設計邏輯電路圖結構是否正確，通過進一步修改和功能仿真過程驗證邏輯電路圖的結構設計。其次，建立時序圖框架，設置時脈信號、清零信號和輸入信號，通過Quartus II軟件中的“時序仿真”功能驗證輸入/輸出信號之間的連續性和正確性。同時可以利用FPGA開發板實現該系統，并利用邏輯分析儀驗證FPGA輸出信號的正確性。在上機實驗過程中，學生應理解的內容主要包括五個方面。①針對某一個邏輯電路，在教材上說明的理論波形圖、Quartus II軟件仿真出來的波形圖、邏輯分析儀實際仿真的波形圖等3個圖形之間為什么存在輸出信號的延遲？②設計某系統時，基于C語言等軟件系統設計和基于FPGA等硬件系統設計的優點和缺點是什么？③占用芯片的面積和耗電量大約多少？④原始的組合邏輯電路設計結果和卡諾圖、布爾運算等方式簡化之后，對集成芯片的運算速度、占用面積和耗電量差異多少？⑤理論課上沒有提到的多位數的總線（Bus）信號怎么理解？

隨著社會的跨越式發展，社會各行業對當代大學生的獨創性、復合型要求越來越提高。相反，目前普遍存在培養出來的學生動手能力較弱，分析問題和解決問題的能力差，缺乏創新能力。本文基于2012年教育部高等教育司編輯出版的《普通高等學校本科專業目錄和專業介紹》，提出了傳統的數字電路實驗教學當中存在的問題，并建立了一種軟/硬件系統相結合的實踐教學體系和實驗方法。本文提出的實驗計劃及安排可以營造有利于學生的激發創新激情，挖掘學生創新潛能，充分發揮學生的獨創性，為培養學生的創新能力提供強有力的支撐。

參考文獻：

[1]中華人民共和國教育部高等教育司.普通高等學校本科專業目錄和專業介紹[M].北京：高等教育出版社，2012：182-202.

[2]韓延義，趙全科.數字電路課程設計教學研究[J].中國科教創新導刊，2011，（17）：103.

第7篇：數字電路的設計范文

關鍵詞：QDPSK；FPGA；調制與解調；Verilog

中圖分類號：TN914 文獻標識碼：A 文章編號：1009-3044（2013）16-3868-03

1 概述[1-2]

在信息化、網絡化時代，通信已經成為人們日常生活的一部分，對通信系統功能要求的不斷提高，極大地推動了通信技術和通信器件的發展。QDPSK（四相相對相位調控）作為一種寬帶和功率相對高效、低誤差率的相對相位調制技術，被廣泛用于衛星通信、蜂窩電話等通信系統中。FPGA（現場可編程門陣列）是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物，理論上可以完成任何數字電路的設計，其自帶豐富的數字電路功能模塊，可無限次重復編程，已經成為各種數字系統最重要的硬件載體。因此，結合QDPSK與FPGA的特點在FPGA上實現QDPSK通信，能省去環形濾波器、VCO等硬件電路，設計更為方便靈活，日益成為通信系統一種主流的設計方法。

2 QDPSK基本原理[1-2]

QDPSK（四進制相對移相調制）是一種寬帶和功率相對高效率的信道調制技術，在自適應信道調制技術中得到了較多的應用。QDPSK是利用前后碼元之間的相對相位變化來表示數字信息即將輸入的絕對碼變換成相對碼，然后用相對碼對載波進行絕對移相。此時的已調波形并不是原數字序列的調相信號波形，而是表示絕對碼變換成相對碼后的數字序列的調相信號波形。因此，QDPSK產生器僅在QPSK（四進制絕對移相調制）串并轉換器后多加一個碼變換器就可以實現。

3.2 加擾算法

3.3 差分運算

為避免兩路信號在差分運算時產生毛刺，帶來誤碼，考慮到II、QQ兩路信號碼元長度是前級時鐘周期的兩倍，編寫程序時II、QQ兩路的時鐘采用相異的觸發方式，即一路采用上升沿觸發，另一路采用下降沿觸發。

4.2解差分運算

4.3解擾運算

6 結束語

多進制數字調制技術與FPGA相結合使得數字通信技術得到更廣泛的應用，也是的通信技術系統的開發變得更方便、更簡單。該文提出的全數字QDPSK調制與解調系統沒有考慮調制、解調系統的同步問題，其仿真、硬件驗證用的是同一個系統時鐘，但是，該系統的關鍵模塊的技術解決方案，對實際通信系統的開發具有一定的參考價值。

參考文獻：

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[5] 朱玉穎，楊小華，姚遠程.QPSK數字解調與FPGA的實現[J].通信技術，2010，43（7）：61-63.

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[7] 吳求應，趙秋明，莫瑋.基于選相法的DOQPSK調制器設計[J].信息技術，2006（6）：19-22.

第8篇：數字電路的設計范文

關鍵詞：時間數字轉換；環形門延時鏈；現場可編程門陣列；集成電路設計

Design of Digital TDC Circuit Based on the Gate Time Delay

LI Da-peng1, XU Dong-ming1 , CHEN Wen-xuan2

（1.Xi‘an University of Posts and Telcommunications Xi‘an 710061,China;

2.Xi‘an Supermicro Electronics Co., LTD Xi‘an 710061,China）

Abstract: In order to improve the measuring range of the TDC circuit and its resolution ,to ensure that the measuring results are correct and effective ,this paper puts forward a kind of digital TDC circuit design method. It can reduce the circuit scale and can be easily ported to other systems. This paper uses the language of Veriolg HDL to design the circuit in RTL level and passes the timing simulation and FPGA verification at last. It achieves the requirements of wide range and high precision by using the gate time delay method and reduce the logic resources consumption. The count results are correct and stable.

Key words: TDC; RDL; FPGA; IC design 1引言

時間數字轉換（TDC）技術在航空航天、測距、計量、測量等領域中有著重要的地位和廣泛的應用。現有的時間數字轉換電路可分為模擬、數字和數模混合三個類別。基于模擬技術實現的TDC電路暴露出了其工作不穩定、易受外界噪聲、溫度和電壓干擾等缺點，導致其測量結果出現較大的誤差，不適用于大量程高精度的測量[6]，限制了這種技術的發展。隨著數字集成電路技術和CMOS工藝的快速發展，數字技術實現的TDC電路具有工藝簡單、造價低、可移植性好、工作穩定、電路面積小等優點，很好地解決了上述問題，有效地提高了測量精度，擴大了測量范圍。本文提出一種基于門延時線的全數字TDC電路的設計方案，并通過ModelSim SE 6.2b軟件和FPGA芯片對該設計進行時序仿真和硬件測試驗證，介紹了該方案的詳細設計過程。

2TDC測量原理

TDC是時間測量的基本手段和常用技術，其測量原理是將攜帶時間信息的模擬信號轉換為數字信號，從而完成時間信息的測量。數字TDC電路是以信號通過內部門電路的傳播延遲來進行高精度時間間隔[4]測量的。換句話說，就是它計算了在一定的時間間隔內START測量信號在延時單元中通過反相器的個數，利用信號通過邏輯門的絕對時間延遲來精確量化時間間隔。圖1顯示了這種TDC測量時間的主要構架。

TDC測量的時序如圖2所示：當系統初始化結束后、START信號有效時，啟動精細計數器單元和粗值計數器單元，開始計數，此時鎖存器單元不鎖存數據。當STOP通道接收到了STOP信號，STOP通道里面的寄存器就會記錄下STOP信號進入TDC時START信號經過反相器的個數。鎖存器里保存的數據將作為精細計數部分的結果。START信號和STOP信號之間的參考時鐘有效沿的個數將作為粗值計數器的結果，表示START信號在環形延時線中所走過的圈數。由兩個計數結果和單個非門的延遲時間可計算出一次測量的時間間隔。這個測量結果往往存在較大的誤差，通常的處理方法是通過對TDC電路的校準來補償由溫度和電壓變化而引起的誤差。校準是通過測量一個和兩個參考時鐘的時鐘周期完成的。經校準后的測量結果如表達式（1）所示：T=Tref（Cc+（Fc1+Fc2））/（Cal2-Cal1） （1）。式中Tref為參考時鐘的時鐘周期，Cc為兩次測量之間看考時鐘的周期數，Fc1為START信號到相鄰參考時鐘上升沿的間隔時間，Fc2為STOP信號到相鄰參考時鐘上升沿的間隔時間，Cal2為兩個校準時鐘的時鐘周期，Cal1為一個校準時鐘的時鐘周期。

3整體電路設計

目前，實現TDC的技術有時間放大、游標卡尺、電流積分等多種技術，基于延時線的TDC技術[5]利用的是精細計數與基于時鐘的粗計數相結合的測量組合技術，測量精度可達到單個門的延時。

該TDC電路的原理如圖3所示。該圖包含了圖1的前三部分。該電路由環形門延時電路、鎖存器及異或電路和編碼器電路組成。

3.1 環形門延時電路

環形門延時電路[3]就是一個環形的延時線，它的功能是記錄START信號在該電路中的位置。傳統的線形延時線只適合小量程的測量，而對于大量程高精度的測量來說，線形延時電路所需的門電路的數量增大，導致電路規模龐大，測量結果不準確。將電路的首尾相接組成環路，利用環形延時的方式控制了電路的規模。該電路的第一個反相延遲采用的是二輸入的與非門，其中的一個端口與環形延時電路最后一個非門的輸出端相接，另一端接START信號，這樣處理可以讓START信號對整個測量進行很好的控制。當初始化結束后，START信號到來時，開始測量。START信號在環形延時線中進行延遲傳輸，由于偶數個非門的輸出端口再接一個反相器，這樣環形延時電路最后的輸出端可進行并行延時輸出，將結果寫入鎖存器及異或電路的寄存器當中，記錄START信號走過的位置信息和走過的非門個數。當STOP信號到來時，START信號到達的非門的輸出會與START信號同相，完成了START信號在該電路中的延遲傳輸。

3.2 鎖存器及異或電路

鎖存器及異或電路的功能是鎖定START信號在環形門延時電路中所到達的位置和走過的非門個數，并將鎖存器記錄的信息送給異或門組電路進行處理，將異或門電路的輸出信息送給下面的編碼器電路。鎖存器使用的觸發信號與停止信號相同，即STOP信號，這樣處理保證了鎖存器的工作與時間測量是同步進行的。

常用的鎖存器電路如圖4所示，它使用了一系列D觸發器，同時使用同一個STOP信號作為驅動信號，而本部分電路定義和使用了一個總線結構的存儲器來鎖定START信號的位置和記錄相關信息，這樣做減少了D觸發器單元的使用，避免初始化過程和測量過程中出現意外的結果，提高了測量的準確性。

3.3 編碼器電路

編碼器電路的功能是對鎖存器及異或電路的輸出進行編碼。在前一部分電路中，START信號到達的那個非門所對應的異或門的輸出為1，其它的異或門的輸出都為0，這樣可用一個編碼器電路對異或門組電路的輸出信號進行編碼，通過編碼器輸出的編碼可以快速準確地確定START信號所到達的位置和在環形門延時電路中走過非門的個數。同時，編碼器電路的編碼結果將作為精細計數的結果，也作為總計數值的低位輸出值。

3.4 粗計數器電路

粗計數器電路的功能是對START信號之后的參考時鐘進行計數，STOP信號也是其停止信號，使用鎖存器及異或電路的部分存儲單元記錄計數的結果，保證計數器輸出的準確性。該電路的輸出作為總計數值的高位，與編碼器的編碼結果即低位輸出值和起來即為總計數值，將得到的總計數值與單個非門的延遲時間相乘，經校準后得到最后的測量結果，這樣就完成了一次TDC的時間測量。

4仿真驗證

本設計采用Verilog HDL語言對TDC電路進行了RTL級的描述[1]，用ModelSim SE 6.2b對設計進行了仿真，經過FPGA驗證[2]后，各功能都得到正確的實現。圖5給出了TDC電路部分RTL級仿真波形。經過FPGA驗證，測量范圍可達到1.2μs，測量精度可達到60ps。

5結束語

本文結合目前TDC測量電路的設計方法，詳細地提出了一種大量程高精度數字TDC電路的設計方法。該方法巧妙地運用調用模塊和使用總線結構的思想，快速準確地實現了數字TDC電路的測量。隨著TDC電路的不斷發展和完善，如何實現大量程和高精度的準確測量成為今后發展的趨向。本文在詳細設計的基礎上，給出了時序仿真波形，經過驗證，滿足設計要求。

參考文獻

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[2]喬廬峰.Verilog HDL數字系統設計與驗證[M].北京: 電子工業出版社,2009.

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[6]張延 黃佩誠.高精度時間間隔測量技術與方法[J].天文學進展,2006,24（1）:1-15.

作者簡介

李大鵬，碩士生，通信專用集成電路與系統設計；

第9篇：數字電路的設計范文

關鍵詞：電子記錄儀；搗固車；嵌入式系統

1 前言

工業生產自動化系統里的記錄儀是非常重要的一種二次儀表。記錄儀作為一種顯示儀表是獲取、處理、轉換、記錄溫度、流量、壓力等各項實施數據，是實現對生產過程進行實施檢測和事后分析的重要儀器。以往的記錄儀所使用的是功能單一、結構復雜的模擬儀表，需要人員對其進行加墨、換筆、換筆等一系列繁雜的維護工作，在生產工作當中它還容易出現斷線、卡筆、卡紙等故障，其所記錄的生產數據也只是以曲線的形式表達在紙張上，在對數據事后的保存、分析、編輯、處理等方面都存在缺陷。隨著九十年代以來的計算機技術、電子技術、接口技術以及微處理技術的快速發展，智能電子記錄儀以其低成本自動化的技術以及開發研制出的多項功能而廣泛運用于各個行業之中。

2 智能型數字電子記錄儀的系統設計

搗鼓著是一種適用在鐵路線路里的新線施工的大型養路機械，主要對運營的線路進行維修作業以及修清篩作業，幫助軌道進行撥道、抄平以及道碴搗固等工作，增加道床的石碴密實度，提高軌道的穩定性，從軌道的左右水平偏差和前后的高低偏差入手，矯正軌道所存在的方向偏差，讓軌道線路滿足和符合線路設計的標準以及線路維修的規則要求，切實保證列車在軌道上的安全運行。結果的輸出和顯示、數據的測試和分析、數據的采集是電子記錄儀功能的三大組成部分。其中，數據的分析和結果的輸出能夠通過計算機軟件系統完成，因此以計算機為基礎的測量儀需要一定的模數轉換輸出、數據采集、信號放大等硬件部分的支持。從記錄儀的系統功能需求上入手，記錄儀的軟件平臺為嵌入式系統，采用主副計算機的分層控制結構。其系統主要由三個部分組成：

2.1 主控計算機和操作系統平臺

主控計算機具有LCD現實器管理、打印機管理、文件管理等功能，可以有效記錄和顯示相關數據以保持其實時性，因此，系統的主控計算機都是使用通用的工業控制計算機。操作系統需要同時完成數據存儲設備驅動、顯示器驅動和打印機的驅動，提供運行平臺給記錄軟件。為了降低投入成本和縮小占地面積，系統采用Windoes CE嵌入式的操作系統。

2.2 數據采集卡

數據采集卡的主要作用是記錄車輛運行里程、采集數據、識別按鍵和識別車輛運行方向。

2.3 記錄軟件

記錄軟件的主要作用表現在相關數據和繪制曲線的記錄，轉存數據和控制打印等方面。因Evc集成開發的環境與Visual C+的極為相似，我們所使用的編寫工具是Evc，它能夠發揮出VC++的相關功能。Evc包含遠程調試工具和模擬器，可以支持API和多項指令集。

3 智能型數字電子記錄儀的詳細設計

3.1 數據存顯示模塊的設計

數據存儲是將數據存儲到相關軟件寄存器當中以便于顯示操作，與此同時將數據代入到數據文件內以備記錄。顯示是指通過實時更新并以曲線的形式直觀的將數據表現出來。例如根據LED顯示屏800×600的分辨率將屏幕分為若干小塊，模擬方格坐標紙，記錄筆模擬三角箭頭進行繪圖。用戶在繪畫過程里可以根據自身需要左右調整曲線的位置，同時也能夠調整曲線速度檔位。在我們讀取新數據時也將數據顯示模板的當前畫面更新到最新。整個機械運動效果模擬示波器的表現原理，曲線整體連續不斷的向下移動，從而更新數據內容。

3.2 數據掃描功能方面的設計

工作人員可以在記錄儀停止工作記錄的狀態下回顧翻看當日的數據記錄。在掃描過程中能夠通過掃描方向鍵上的“上撥”和“下撥”鍵來選擇上、下方向的掃描，每次掃描的間隔是0.3秒，以小格/次為掃描單位。也就是說在掃描的過程中，現有的數據曲線通過上下方向的滾動來實現數據顯示。操作人員能夠通過觀察畫面下方的三個編輯框，了解到其所不斷實時更新顯示的里程、矢量值和超高值等相關數據，詳細的了解和關心記錄儀在數據掃描方面的參數問題和有效功能。

4 總結

記錄儀是采用先進的CPU為系統核心，并結合大容量的FLASH存儲設備、大規模的集成電路、SmartBus的總線、信號的智能調理以及高分辨率的液晶顯示器等高端設備所組成的新型智能化記錄儀表。其設定和記錄的數據具有防掉電保護作用，表現出可靠性高、運行穩定、通用性強、精度高、功耗低、通道數多、體積小等優點。記錄儀雖然使用在存在外部因素干擾和劇烈震動的復雜環境，但對數據記錄的精確度和準確性要求較高，因此記錄儀的相關設計講面臨復雜多變的局面。記錄儀因其使用環境的苛刻所以需要具有一定的抗震動和高溫、高濕、高寒環境的能力，于此同時還要具有長時間的連續工作能力和高精度、高準確性的記錄能力，這樣才能適用于實際環境的操作。

[參考文獻]