集成電路后端設計流程精選(九篇)

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第1篇：集成電路后端設計流程范文

關鍵詞：電子科學與技術；集成電路設計；平臺建設；IC產業

中圖分類號：G642 文獻標志碼：A 文章編號：1674-9324（2014）08-0270-03

國家教育部于2007年正式啟動了高等學校本科教學質量與教學改革工程（簡稱“質量工程”），其建設的重要內容之一就是使高校培養的理工科學生具有較強的實踐動手能力，更好地適應社會和市場的需求[1]。為此，我校作為全國獨立學院理事單位于2007年6月通過了ISO2000：9001質量管理體系認證[2]，同時確立了“質量立校、人才強校、文化興?！比蠛诵膽鹇?，深入推進內涵式發展，全面提高人才培養質量。對于質量工程采取了多方面多角度的措施：加強教學改革項目工程；鼓勵參加校內學生創新項目立項，（大學生創新基金項目）；積極參加國家、省級等電子設計大賽；有針對性地對人才培養方案進行大幅度的調整，增大課程實驗學時，實驗學時占課程的比例從原來的15%提高到25%以上，并且對實驗項目作了改進，提高綜合性和設計性實驗的比重；同時增加專業實踐課程，強調學生的應用能力和創新能力；課程和畢業設計更注重選題來源，題目比以前具有更強的針對性，面向專業，面向本地就業市場。不僅如此，學院還建立了創業孵化中心、建立了實驗中心等。通過這些有效的措施，努力提高學生的綜合素質、創新和應用能力。除了學校對電子信息類專業整體進行統籌規劃和建設外，各個二級學院都以“質量工程”建設為出發點和立足點，從專業工程的角度出發，努力探索各個專業新的發展思路和方向。由于集成電路設計是高校電子科學與技術、微電子學等相關專業的主要方向，因此與之相關的課程和平臺建設成為該專業工程探索的重點。通過對當前國內外高校該專業方向培養方案分析，設置的課程主要強調模擬/數字電路方向，相應的課程體系為此服務，人才培養方案設置與之相對應的理論和實踐教學體系；同時建立相應的實習、實踐教學平臺。由此，依據電子科學與技術專業的特點，結合本專業學生的層次和專業面向，同時依據本地的人才需求深度和廣度，對以往的人才培養方案進行革新，建立面向中山IC產業的集成電路設計專業應用型的設計平臺。另外，從課程體系出發，強化IC設計的模擬集成電路后端版圖設計和驗證，使學生在實踐教學環節中得到實際的訓練。通過這些改革既可有效地幫助學生迅速融入IC設計業，也為進入IC制造行業提高層次到新高度。

一、軟件設計平臺在集成電路設計業的重要性

自從1998年高等學校擴大招生以來，高校規模發展很快，在校大學生的人數比十五年前增長了10倍。高校的基礎設施和設備的投入呈現不斷增長的趨勢，學校的辦學條件不斷改善，同時，各個高校對實驗室的建設也在持續增大，然而在實驗室建設的過程中，盡管投入的資金量在不斷增大，但出現的現象是重視專業儀器和設備的投入，忽視專業設計軟件的購置，這可能是由于長期以來形成的重有形實體、輕無形設計軟件，然而這種意識給專業發展必將帶來不利影響。對于IC專業來說，該專業主要面向集成電路的生產、測試和設計，其中集成電路設計業是最具活力、最有增長效率的一塊，即使是在國際金融危機的2009年，中國的IC設計業不僅沒有像半導體行業那樣同比下降10%，反而逆勢增長9.1%；在2010年，國際金融危機剛剛緩和，中國IC設計業的同比增速又快速攀升到45%；2011年全行業銷售額為624.37億元，2012年比2012年增長8.98%達到680.45億元，集成電路行業不僅增長速度快，發展前景好，而且可以滿足更多的高校學生就業和創業。為了滿足IC設計行業的要求，必須建設該行業需求的集成電路軟件設計平臺。眾所周知集成電路行業制造成本相對較高，這就要求設計人員在設計電路產品時盡量做到一次流片成功，而要實現這種目標需要建設電路設計驗證的平臺，即集成電路設計專業軟件設計平臺。通過軟件平臺可以實現：電路原理拓撲圖的構建及參數仿真和優化、針對具體集成電路工藝尺寸生產線的版圖設計和驗證、對版圖設計的實際性能進行仿真并與電路原理圖仿真對照、提供給制造廠商具體的GDSII版圖文件。軟件平臺實際上已經達到驗證的目的，因此，對于集成電路設計專業的學生或工作人員來說，軟件設計平臺的建設特別重要，如果沒有軟件設計平臺也就無法培養出真正的IC設計人才。因此，在培養具有專業特色的應用型人才的號召下，學院不斷加大實驗室建設[3]，從電子科學與技術專業角度出發，建設IC軟件設計平臺，為本地區域發展和行業發展服務。

二、建設面向中山本地市場IC應用平臺

近年來，學校從自身建設的實際情況出發，減少因實驗經費緊張帶來的困境，積極推動學院集成電路設計專業方向的人才培養。教學單位根據集成電路設計的模塊特點確定合適的軟件設計平臺，原理拓撲圖的前端電路仿真采用PSPICE軟件工具，熟悉電路仿真優化過程；后端采用L-EDIT版圖軟件工具，應用實際生產廠家的雙極或CMOS工藝線來設計電路的版圖，并進行版圖驗證。這種處理方法雖然暫時性解決前端和后端電路及版圖仿真的問題，但與真正的系統設計集成電路相對出入較大，不利于形成IC的系統設計能力。2010年12月國家集成電路設計深圳產業化基地中山園區成立，該園區對集成電路設計人才的要求變得非常迫切，客觀上推進了學院對IC產業的人才培養力度，建立面向中山IC產業的專業應用型設計平臺變得刻不容緩[4]，同時，新的人才培養方案也應聲出臺，促進了具有一定深度的教學改革。

1.軟件平臺建設。從目前集成電路設計軟件使用的廣泛性和系統性來看，建設面向市場的應用平臺，應該是學校所使用的與實際設計公司或其他單位的軟件一致，使得所培養的IC設計人才能與將來的就業工作實現無縫對接，從而提高市場對所培養的集成電路設計人才的認可度，同時也可大大提高學生對專業設計的能力和信心[5]。遵循這個原則，選擇Cadence軟件作為建設平臺設計軟件，這不僅因為該公司是全球最大的電子設計技術、程序方案服務和設計服務供應商，EDA軟件產品涵蓋了電子設計的整個流程，包括系統級設計，功能驗證，IC綜合及布局布線，模擬、混合信號及射頻IC設計，全定制集成電路設計，IC物理驗證，PCB設計和硬件仿真建模，而且通過大學計劃合作，可以大幅度的降低購置軟件所需資金，從而從根本上解決學校實驗室建設軟件費用昂貴的問題。另外，從中山乃至珠三角其他城市的IC行業中，各個單位都普遍采用該系統設計軟件，而且選用該軟件更有利于剛剛起步的中山集成電路設計，也更加有利于該產業的標準化和專業化，乃至進一步的發展和壯大。

2.針對中山IC產業設計。定位于面向本地產業的IC應用型人才，就必須以中山IC產業為培養特色人才的出發點。中山目前有一批集成電路代工生產和設計的公司，主要有中山市奧泰普微電子有限公司、芯成微電子公司、深電微電子科技有限公司、木林森股份有限公司等，能進行IC設計、工藝制造和測試封裝，主要生產功率半導體器件和IC、應用于家電等消費電子、節能照明等。日前奧泰普公司的0.35微米先進工藝生產線預計快速投產，該單位的發展對本地IC人才需求有極大的推動力，推動學生學習微電子專業的積極性，而這些也有力地支持本地IC企業的長遠發展。因此，建立面向本地集成電路產業的軟件設計平臺，有利于專業人才的培養、準確定位，并形成了本地優勢和特色。

3.教學實踐改革。為了提高人才培養質量，形成專業特色，必須對人才培養方案進行修改。在人才培養方案中通過增加實踐教學環節的比例，實驗項目中除了原有驗證性的實驗外、還增加了綜合性或設計性的實驗，這種變化將有助于學生從被動實驗學習到主動實驗的綜合和設計，提高學生對知識的靈活運用和動手能力，從而為培養應用型的人才打下良好的基礎。除此之外，與集成電路代工企業及芯片應用公司建立合作關系。學生在學習期間到這些單位進行在崗實習和培訓，可以將所學的專業理論知識應用于實際生產當中去，形成無縫對接；而從單位招聘人才角度上來說，可以節約人力資源培訓成本，招到單位真正需要的崗位人才。因此，合作雙方在找到相互需求的基礎上，形成有效的合作機制。①課程改革。針對獨立學院培養應用型人才的特點，除了培養方案上增加多元化教育課程之外，主要是強調實踐教學的改革，增加綜合實驗課程，如：《現代電子技術綜合設計》計32學時、《微電子學綜合實驗》計40學時、《EDA綜合實驗》為32學時、《集成電路設計實驗》為40學時，其相應的課程學時數從以驗證性實驗為主的16個學時，增加到現在32學時以上的帶有綜合性或設計性實驗的綜合實踐課程。這種變化不僅是實踐教學環節的課時加大，而且是實驗項目的改進，也是實踐綜合能力的增強，有利于學生形成專業應用能力。②與單位聯合的IC設計基地。IC設計基地主要立足于兩個方面：一是立足于本地IC企業或設計公司；二是立足于IC代工和集成電路設計應用。前者主要利用本地資源就近的優勢，學生參觀、實習都比較方便，同時也有利于學校與用人單位之間的良好溝通，提高雙方的認可度和贊同感。如：中山市奧泰普微電子有限公司、木林森股份有限公司等。后者從生產角度和設計應用出發，帶領學生到IC代工企業參觀，初步了解集成電路的生產過程，企業的架構、規劃和發展遠景。也可根據公司的人才需要，選派部分學生到公司在崗實習[6]。如：深圳方正微電子有限公司、廣州南科集成電子有限公司等。通過這些方式不僅可以增強學生對專業知識的應用能力，而且有利于學生對IC單位的深入了解，為本校專業應用型人才找到一種行之有效的就業之路。

三、集成電路設計平臺的實效性

從2002年創辦電子科學與技術專業以來，學校特別重視集成電路相關的實驗室建設。從初期的晶體管器件和集成塊性能測量，硅片的少子壽命、C-V特性、方阻等測量，發展到探針臺的芯片級的性能測試，在此期間為了滿足更多的學生實驗、興趣小組和畢業設計的要求，微電子實驗室的已經過三次擴張和升級，其建設規模和實驗水平得到了大幅度的提升。另外，為培養本科學生集成電路的設計能力，提高應用性能力，學校還建立了集成電路CAD實驗室，以電路原理圖仿真設計為重點，著重應用L-Edit版圖軟件工具，進行基本的集成電路版圖設計及驗證，對提升學生集成電路設計應用能力取得了一定的效果。目前，為了大力提高本科教學質量，提升辦學水平，重點對實踐課程和IC軟件設計平臺進行了改革。學校開設了專門實踐訓練課程，如：集成電路設計實驗。從以前的16學時課內驗證設計實驗提升為32學時獨立的集成電路設計實驗實踐課程，內容從以驗證為主的實驗轉變為以設計和綜合為主的實驗，整體應用設計水平進行了大幅度的提升，有利于培養學生的應用和動手能力。不僅如此，對集成電路的設計軟件也進行了升級，從最初的用Pspice和Hspice軟件進行電路圖仿真，L-Edit軟件工具的后端版圖設計，升級為應用系統的專業軟件平臺設計工具Cadence進行前后端的設計仿真驗證等，并采用開放實驗室模式，使得學生的系統設計能力得到一定程度的提升，提高了系統認識和項目設計能力。通過IC系統設計軟件平臺的建設和實踐教學課程改革，使得學生對電子科學與技術專業的性質和內容了解更加全面，對專業知識學習的深度和廣度也得到進一步提高，從而增強了專業學習的興趣，提高了自信心。此外，其他專業的學生也開始轉到本專業，從事集成電路設計學習，并對集成電路流片產生濃厚的興趣。除此之外，學生利用自己在外實踐實習的機會給學校引進研究性的開發項目，這些都為本專業的發展形成很好的良性循環。在IC設計平臺的影響下，本專業繼續報考碩士研究生的學生特別多，約占學生比例的45%左右。經過這幾年的努力，2003、2004、2005、2006級都有學生在碩士畢業后分別被保送或考上電子科技大學、華南理工大學、復旦大學、香港城市大學的博士。從這些學生的反饋意見了解到，他們對學校在IC設計平臺建設評價很高，對他們進一步深造起到了很好的幫助作用。不僅如此，已經畢業在本行業工作的學生也對IC設計平臺有很好的評價：通過該軟件設計平臺不僅熟悉了集成電路設計的工藝庫、集成電路工藝流程和相應的工藝參數，而且也熟悉版圖的設計，這對于從事IC代工工作起到很好的幫助作用?，F在已經有多屆畢業的學生在深圳方正微電子公司、中山奧泰普微電子有限公司工作。另外，還有許多學生從事集成電路應用設計工作，主要分布于中山LED照明產業等。

通過IC軟件設計平臺建設，配合以實踐教學改革，使得學生所學理論知識和實際能力直接與市場實現無縫對接，培養了學生的創新意識和實踐動手能力，增強了學生的自信心。另外，利用與企業合作的生產實習，可以使得學生得到更好的工作鍛煉，為將來的工作打下良好的基礎。實踐證明，建設面向中山IC產業的集成電路設計實踐教學平臺，尋求高校與公司更緊密的新的合作模式，符合我校人才培養發展模式方向，對IC設計專業教學改革，培養滿足本地區乃至整個社會的高素質應用型人才，具有特別重要的作用。

參考文獻：

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第2篇：集成電路后端設計流程范文

關鍵詞：版圖設計；九天EDA系統；D觸發器

Full-Custom Layout Design Based on the Platform

of Zeni EDA System

YANG Yi-zhong , XIE Guang-jun, Dai Cong-yin

（Dept. of Applied Physics, Hefei University of Technology, Hefei 230009, China）

Abstract: Layout of D flip-flop based on some basic units such as inverter has been designed by using platform of Zeni EDA software system produced by China Integrated Circuit Design Center, adopting 0.6um Si-gate CMOS process, following a full-custom IC design flow of back-end, i.e. the construction of basic cell libraries, placement & routing and then layout verification, which is used for data collection unit. Layout design technique about elementary logic gate of digital circuit has been discussed in detail. The layout has been used in an IC. The result shows that design using Zeni EDA software system satisfies design requirement exactly.

Key words: layout design; Zeni EDA system; D flip-flop

1引言

集成電路（Integrated Circuit，IC）把成千上萬的電子元件包括晶體管、電阻、電容甚至電感集成在一個微小的芯片上。集成電路版圖設計的合理與否、正確與否直接影響到集成電路產品的最終性能[1]。目前，集成電路版圖設計的EDA （ Electronic Design Automation）工具較多，但主流的集成電路版圖設計的EDA工具價格昂貴，而我國自主開發的九天EDA系統，具有很高的性價比，為我們提供了理想的集成電路設計工具。

2基本概念

2.1 版圖

版圖是將三維的立體結構轉換為二維平面上的幾何圖形的設計過程，是一組相互套合的圖形，各層版圖相應于不同的工藝步驟，每一層版圖用不同的圖案來表示。它包括了電路尺寸、各層拓撲定義等器件的相關物理信息，是設計者交付給代工廠的最終輸出。

2.2 版圖設計

它將電路設計中的每一個元器件包括晶體管、電阻、電容等以及它們之間的連線轉換成集成電路制造所需要的版圖信息。主要包括圖形劃分、版圖規劃、布局布線及壓縮等步驟[2]。版圖設計是實現集成電路制造的必不可少的環節，它不僅關系到集成電路的功能是否正確，而且會在一定程度上影響集成電路的性能、面積、成本與功耗及可靠性等[3]。版圖設計是集成電路從設計走向制造的橋梁。

2.3 集成電路版圖實現方法

集成電路版圖實現方法可以分為全定制（Full-Custom）設計和半定制（Semi-Custom）設計[4]。半定制設計方法包括門陣列設計方法、門海設計方法、標準單元設計方法、積木塊設計方法及可編程邏輯器件設計方法等。全定制設計方法是利用人機交互圖形系統，由版圖設計人員從每一個半導體器件的圖形、尺寸開始設計，直至整個版圖的布局和布線。全定制設計的特點是針對每一個元件進行電路參數和版圖參數的優化，可以得到最佳的性能以及最小的芯片尺寸，有利于提高集成度和降低生產成本。隨著設計自動化的不斷進步，全定制設計所占比例逐年下降[5]。

3九天EDA系統簡介

華大電子推廣的應用的九天EDA系統是我國自主研發的大規模集成電路設計EDA工具，與國際上主流EDA系統兼容，支持百萬門級的集成電路設計規模，可進行國際通用的標準數據格式轉換，它已經在商業化的集成電路設計公司以及東南大學等國內二十多所高校中得到了應用，特別是在模擬和高速集成電路的設計中發揮了作用，成功開發出了許多實用的集成電路芯片[6]。其主要包括下面幾個部分[7]：ZeniSE（ Schematic Editor）原理圖編輯工具，它可以進行EDIF格式轉換，支持第三方的Spice仿真嵌入； ） ZeniPDT （ Physical Design Tool）版圖編輯工具；它能提供多層次、多視窗、多單元的版圖編輯功能，同時能夠支持百萬門規模的版圖編輯操作；ZeniVERI （ Physical Design Verification Tools）版圖驗證工具它可以進行幾何設計規則檢查（DRC） 、電學規則檢查（ ERC） 及邏輯圖網表和版圖網表比較（LVS）等。

版圖設計用到的工具模塊是ZeniPDT，它具備層次化編輯和在線設計規則檢查能力，并提供標準數據寫出接口。其設計流程如圖1所示[8]，

4設計實例

任何一個CMOS數字電路系統都是由一些基本的邏輯單元（非門、與非門、或非門等）組成，而基本單元版圖的設計是基于晶體管級的電路圖設計的。因而在版圖設計中，主要涉及到如何設計掩膜版的形狀、如何排列晶體管、接觸孔的位置的安排以及信號引線的位置安排等。以下以一個用于數據采集的D觸發器為例進行設計。

4.1 D觸發器電路圖及工作原理

D觸發器電路圖，如圖2所示，此電路圖是通過九天EDA系統工具的ZSE模塊構建的，其基本工作原理是：首先設置CLB=1。當時鐘信號CLK=0時，DATA信號通過導通的TG1進入主寄存器單元，從寄存器由于TG4的導通而形成閉合環路，鎖存原來的信號，維持輸出信號不變。當CLK從0跳變到1時，主寄存器單元由于TG2的導通而形成閉合回路，鎖存住上半拍輸入的DATA信號，這個信號同時又通過TG3經一個與非門和一個反相器到達Q端輸出。當CLK再從1跳變到0時，D觸發器又進入輸入信號并鎖存原來的輸出狀態。對于記憶單元有時必須進行設置，電路中的CLB信號就擔當了觸發器置0 的任務。當CLB=0時，兩個與非門的輸出被強制置到1，不論時鐘處于0還是1，輸出端Q均被置為0。

4.2 D觸發器子單元版圖設計

圖2所示的D觸發器由五個反相器、兩個與非門、兩個傳輸門和兩個鐘控反相器組成。選擇適當的邏輯門單元版圖，用這些單元模塊構成D觸發器。

對于全定制的集成電路版圖設計，需要工作平臺，包括設計硬件、設計使用的EDA軟件以及版圖設計的工藝文件和規則文件。此D觸發器的設計硬件是一臺SUN Ultra10工作站，設計軟件是九天EDA系統，采用0.6um硅柵CMOS工藝。

CMOS反相器是數字電路中最基本單元，由一對互補的MOS管組成。上面為PMOS管（負載管），下面為NMOS管（驅動管）。由反相器電路的邏輯“非”功能可以擴展出“與非”、“或非”等基本邏輯電路，進而得到各種組合邏輯電路和時序邏輯電路。

在電路圖中，各器件端點之間所畫的線表示連線，可以用兩條線的簡單交叉來表示。但對于具體的物理版圖設計，必須關心不同連線層之間物理上的相互關系。在硅CMOS工藝中，不能把N型和 P型擴散區直接連接。因此，在物理結構上必須有一種實現簡單的漏極之間的連接方法。例如，在物理版圖中至少需要一條連線和兩個接觸孔。這條連線通常采用金屬線?？傻萌鐖D3（a）所示的反相器的局部的符號電路版圖。同理，可以通過金屬線和接觸孔制作MOS管源端連接到電源VDD和地VSS的簡單連線，如圖3（b）所示。電源線和地線通常采用金屬線，柵極連接可以用簡單的多晶硅條制作。圖3（c）給出了最后的符號電路版圖。

通過九天版圖設計工具繪制的反相器版圖如圖4所示。其他基本單元的版圖可依此建立。

4.3 D觸發器版圖設計

先建立一個名為DFF的庫，然后把建立的各個單元版圖保存在DFF庫中，同時在庫中建立名為dff的新單元。調用各子單元，并進行相應D觸發器的版圖布局，接著就是單元間的連線。主要用到的層是金屬1、金屬2和多晶硅進行連接布線。接觸孔是用來連接有源區和金屬1，通孔用來連接金屬1和金屬2，多晶硅和多晶硅以及相同層金屬之間可以直接連接。版圖設計完成后，再利用版圖驗證工具ZeniVERI對該版圖進行了版圖驗證。最后，經過驗證后D觸發器的版圖如圖5所示。

5結語

在分析CMOS 0.6um設計規則和工藝文件后，采用九天EDA系統，以D觸發器為例進行了版圖設計。實踐表明，九天EDA系統工具具有很好的界面和處理能力。該版圖已用于相關芯片的設計中，設計的D觸發器完全符合設計要求。

參考文獻

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第3篇：集成電路后端設計流程范文

PDFSolutions公司近日在上海開辦分公司，二十多位工程師將為中國的半導體業提供集成電路芯片良率提升的技術服務。PDFSolutions致力于幫助全球半導體廠商在各種先進工藝技術中提高芯片可制造性和良率，該公司總裁兼CEO John Kibman表示，“作為全球提高良率、可制造力技術和服務的領先者，PDF感到很榮幸能為中國的客戶提供本地化快速服務，設立該分公司可以讓中國半導體業借此機會了解我們為本地客戶提供服務的承諾和決心。在初期階段，上海分公司將成為PDFCV測試芯片數據分析中心。這一杰出的團隊將以PDF十多年長期研究、開發的經驗為基礎，幫助集成電路制造商們加速良率和制造力的提升?！?/p>

PDF Solutions專注于工藝設計集成和IC制造服務，該公司始建于1991年，前身為美國Carnegie Mellon大學SEMATCH的快速良率學習研究中心。目前總部位于美國加州硅谷，約有300名員工，分布在美國、日本、德國、意大利和現在中國上海PDF各分公司。PDF Solutions能促使半導體廠商提供更完美的IC設計和制造工藝，從而提高制造的容易度。經由模擬深亞微米設計和工藝之間的相互影響，PDFSolutions能協助客戶縮短產品上市時間，提升芯片良率和提高產品的可靠性。

PDF自主研究、開發了一整套用于提高可制造性的專利系統，包括經驗建模、仿真及其他一系列相關專門技術。由我們專家、工程師們組成的咨詢小組應用這一系統幫助我們的客戶將芯片設計與工藝生產更加完善地結合起來(工藝一設計集成)?？蛻粢虼丝梢栽诟痰臅r間內更快地提升良率，縮短至量產時間及降低芯片的制造成本。目前半導體己經由亞微米向深亞微米技術過渡，在制造工藝由130hm、90nm發展到65nm甚至45nm時，如何提高良率已經變得越來越突出。產業權威人士認為，在90nm工藝時，設計流程對于制造環節的影響開始凸現，但進入65nm后問題更加突出，如何保證產品在設計流程中滿足可制造性(Design-for-Manufacturing，DFM)的要求，需要EDA工具供應商和后端制造廠商和服務商的共同努力。為此，PDF Solutions與Cadence公司宣布達成合作意向，雙方將在可制造性設計技術和產品領域進行合作，以提高IC制造能力、成品率和可靠性。

Cadence總裁兼首席執行官MikeFister介紹說：“隨著工藝尺寸向65納米及更低的幾何級別發展，單靠設計或制造的過程，都無法達到更高的成品率和可靠性目標，作為IC設計和成品率提升領域的領導者，Cadence和PDFSolutions將會開發一個DFM架構藍圖，并合作提供強大解決方案，以使客戶提升制造能力，并提高其最具挑戰性IC產品的成品率和可靠性?！盤DFSolutions總裁兼首席執行官JohnKibadan認為：“PDFSolutions已經利用其專有的Characterization Vehicle測試芯片基礎架構中抽取的數據開發出多種成品率模型，并且這基礎架構已被全球頂尖芯片及系統公司用于生產制造。我們相信PDFSolutions成品率模型與Cadence設計及驗證解決方案的結合，將會讓我們的客戶能夠策略性地管理和執行DFM及成品率提升計劃，并貫穿于從IC設計到硅制造的全過程，為他們提供了極強的競爭優勢?！?/p>

為了在有效控制成本的前提下提高可靠IC產品的成品率，在所有的設計階段和制造流程中都必須無縫地考慮成品率的影響。PDF Solutions與Cadence計劃推出一系列產品，以提高客戶了解、管理和提高制造成品率的能力。

第4篇：集成電路后端設計流程范文

大約從20世紀80年代起，就有許多業內專家宣稱模擬電路已走進死胡同，而數字應用將在電子世界中大放異彩，包括用在通信上的集成電路(integrated circuits，ICs)。在現實中，當然，現代化的通信系統同時需要將模擬及數字功能復雜地融合在一起。

不過有一個問題，比起它的數字同胞，在支持自動化能力這方面，模擬設計及驗證工具卻遠遠落后。其結果，模擬設計工程師的生產力遠不及數字搭檔來得強。

就以數字集成電路設計為例，現代最先進的設計環境提供了高階的自動化，即使是包含上億個晶體管的最復雜設計，也能在短短幾天內重新轉給新的代工廠、同一座代工廠但不同的制程、甚至全新的技術節點。

相對地，缺乏自動化支持的傳統式模擬設計環境，代表模擬電路的制作及修改幾乎全靠人工。這樣的結果，即使把相當簡單的模擬功能轉向新的代工廠、制程或技術節點，也要耗費6～12個月的時間。換言之，雖然尖端的數字設計已經達到32nm的技術節點，絕大多數的模擬設計仍深陷在130nm及250nm節點的泥沼之中，那算是5～10年前的老舊技術了。

首先，本文先提出數字設計及驗證技術演進的概觀，并說明現代最先進數字設計環境在支持高階自動化上的生產力優勢。本文接著提出模擬設計及驗證技術演進的概觀，并且拿來跟數字的自動化能力做對比。

最后，本文討論了模擬工具必須予以強化以支持更高階自動化的方法；同時也闡述了現代化IC設計環境必須強化的方法，以具備足以支持真正的、統一的、全芯片混合信號設計、驗證、及實現的能力。

數字工具的演進

早期的數字IC設計，約20世紀60年代初期，電子電路皆以手工建立。電路圖(原理圖)都是用紙筆及印刷模板以手繪制。這些圖面顯示邏輯門與功能的各式符號，并且用來實現符號之間連線的設計。

執行“功能驗證”時，通常是一群工程師圍坐在桌子旁，通過原理圖兢兢業業地討論：“這部分我看應該沒問題!”同樣地，進行“時序驗證”時，典型的做法也是靠著紙和筆。最后，用來組成晶體管、電阻器及彼此之間互連的架構都是以人工繪制而成的。

毫無疑問，這種手工藝品方式的設計極為耗時，而且很容易出錯。這種情形必須要有解決之道，于是有些公司及大學就率先跳出來，采用各種不同的研究方向。就設計獲取(design capture)而言，門級(gate-level)的“原理圖獲取”套件即在市場上開始出現，至于功能及時序驗證，在20世紀60～70年代初期所看到的，則是先出現以“事件驅動邏輯仿真器”及“靜態時序分析器”為形式的專門程序。

以抽象的門級建立數字設計，就如同使用匯編語言撰寫軟件程序一般。就執行效率及所需的計算機內存數量而言，匯編語言的程序或許是不錯的實施，但它需要很長時間的獲取及確認，而且不容易轉到另一臺計算機上。同樣，門級的表示方式也需要很長的時間獲取及確認，轉移到新的代工廠或制程／技術節點也相當困難。

至于軟件方面，開發者的解決方案則以程序語言(如C語言)的形式，提升至另一個更高層次的抽象概念。然后，這些高級表達式可以編譯成計算機所需的機器級指令。這些高級表達式的優點是，可容許軟件開發者迅速而精準地捕捉到程序的含義，確認其功能。同時，以C語言撰寫的程序可以很容易地轉移到其他的計算機平臺。

同樣，對于數字邏輯而言，設計工程師也開始提升至更高階的抽象概念，稱之為“寄存器傳輸層”(Register Transfer Level，RTL)。在20世紀80～90年代初期登場的“邏輯綜合”(logic synthesis)則用來將RTL表示式編譯成對應的門級網表(netlist)。這項“前端”綜合技術另以“后端”的自動布局布線(place-and-route)引擎補其不足之處，后者可從門級網表，執行設計的物理實現。

循著C語言程序在編譯后能用在不同計算機上的足跡，RTL與邏輯綜合的組合讓數字設計能更輕易地移植到新的代工廠或制程／技術節點。

模擬工具的演進

實際上，模擬電路的計算機輔助設計與驗證工具，在早期是優于數字電路的。模擬電子系統設計在剛起步的時候，電子電路完全靠人工繪制。晶體管層的電路圖完全用紙筆及印刷模板以手工繪制，再搭配基本的“紙筆”分析及驗證。

在設計由離散(獨立封裝)的元器件例如晶體管、電阻器、電容器及電感組成時，通常是建立設計的實體原型，將它放上測試平臺(test bench)，測量實際的數值，以判定性能優異，然后參考元器件所得的數值，新增或移除所需的元器件，以達到期望的效果。

很顯然，這種方法在開始建立第一片模擬IC時并不可行，因為IC設計的工程變更代價非常昂貴。在20世紀60～70年代初期，有幾所大學及商業公司著手開發模擬仿真器。這些程序讓學生及工程師得以仿真模擬電路，而無須實際付諸行動制造。早期的幾個仿真器中，最有名的大概就是“SPICE”(Simulation Program with Integrated Circuit Emphasis)，這套程序是由加州大學柏克萊分校所開發，并在70年代初期廣為流傳供大家使用。

隨著時間的演進，模擬仿真在基本模型及算法的復雜度，以及仿真引擎的能力與表現上，有顯著的發展。多數今日所使用的模擬工具都發祥成形于20世紀90年代的初期與中期。和其他不同的是，這些工具的基本結構從未試圖支持混合信號設計環境的復雜需求，一如本文稍后章節的討論。

或許更重要的是，現今的模擬設計及驗證工具在實質上僅限于捕捉及模擬晶體管級的單線圖。到目前為止，有關自動化的成功案例仍屬鳳毛麟爪，例如：

在高階抽象概念上描述模擬功能，然后用來生成等效的晶體管級電路。

自動優化模擬電路。

自動布局布線模擬電路。

最終的結局是，模擬集成電路仍舊大多處于全定制，并以人工方式費心費力繪制。除了非常昂貴、耗時、容易出錯以外，這類晶體管級的設計型態并不容許現有的設計簡簡單單地就能轉換到新的代工廠或制程／技術節點。相反的是，欲移植這類型的設計需要將電路重頭開始，重新實施，耗時9～12個月是常有的事。

這也有助于說明為何最尖端的數字設計目前已邁入32nm的技術節點，但最先進的模擬設計只在90nm節點，而且大部分的模擬設計依然深陷在130nm及250nm節點的泥沼中，那算是5～10 年前的老舊技術了。

模擬自動化的要求

此處所說的要求可以簡要地說明之；如何實際達成可說非常地復雜。最低限度，強化后的模擬設計工具必須能提供與數字設計相類似的自動化及生產力能力。這些自動化能力應包括但不限于以下：

在高階抽象概念下確認模擬功能的能力，然后自動將表示式編譯成等價的晶體管層級。

自動執行模擬精細改進及優化的能力。

自動在IC上布局模擬零組件的能力。

自動在IC上布線模擬零組件的能力。

從某制程／技術節點自動移植模擬設計制程至另一個，以及從某代工廠移植至另一家的能力。

從某方面來說，需考慮的最后一點就是所有其他點的疊合。老實說，需耗費6～12個月才能將模擬設計轉移到新的技術節點早已令人無法接受。若能透過自動化將此過程降低到僅需數天的時間，模擬功能即可享受到功耗及最新技術節點性能特征的完全優勢。

混合信號的考慮

直到最近，大部分的集成電路在性質上若不是純數字，就是純模擬。因此，很自然地，任何用來設計或驗證這些器件所使用的計算機輔助設計工具，都是只為數字或只為模擬的領域單獨設計的。

初期的通信系統是由一大堆相當簡單的模擬及數字IC所組成。隨著時間的歷程，為了滿足多樣化的要求，例如尺寸、成本、功率、性能及可靠度，越來越多的功能結合在越來越少的芯片上。開始只是將多種模擬功能合并在特定的模擬芯片上，將多種數字功能合并在數字芯片上。直到最近，終于將模擬及數字功能結合在單一的混合信號裝置上。

經過這些年的發展，雖然傳統的模擬與數字設計及驗證工具，在容量及性能上已有長足地進步，但其最基本的底層架構大部分仍是以20世紀90年代中期的技術為基礎，而這些工具依舊專注在模擬或數字的領域。舉一個簡單的例子，模擬與數字的工具及流程使用不同的數據庫，因此這兩個領域之間的交互非常困難。其結果是數字及模擬的設計團隊向來都是井水不犯河水，甚少關注對方到底是在研究什么。

即使是現代“最先進”的混合信號及全定制設計環境，數字與模擬團隊大多還是各自獨立作業，甚少涉足到對方的領域中。在芯片最后整合(chip finishing)的階段，也就是將模擬模塊和數字模塊擺放在一起并走線的時候，兩個團隊才首次見面并互相介紹認識，這種情況并不罕見。

芯片最后整合通常是以人工的方式執行，其中發生在芯片投片之前的就有許多工作。由于缺少自動化，芯片最后整合活動及動作常常不能反饋回原來的模塊設計，這有可能導致成為下一代芯片在設計重用上產生問題。

總結

第5篇：集成電路后端設計流程范文

1硬件系統設計

根據功能要求，硬件系統包括以下幾個模塊：FPGA及配置電路模塊、電機驅動模塊、編碼器信號采集模塊、RS422通信模塊以及電源模塊。

1.1FPGA及配置電路模塊本系統中，FPGA作為控制芯片，其作用至關重要。首先，要給A3977提供控制信號用以驅動步進電機工作；其次，采集絕對值編碼器CMV22的角度數據，實現閉環控制；最后，負責和上位機通信，執行上位機的控制命令，并反饋轉臺的運行狀態。FPGA選用APA600，APA600是ACTEL公司基于Flash工藝的FPGA器件，此系列的FPGA為ACTEL公司的第二代產品，憑借其宇航級品質，此系列FPGA一直應用在我國軍工、航天領域，并發揮重大作用，系統門數為60萬門，具有126K的內嵌RAM，可以滿足本系統的設計要求。FPGA需要I/O電源3.3V和內核電源1.5V，均由電源模塊提供。此外，本系統選用頻率為16MHz的外部有源晶振，為FPGA提供時鐘，MAX706提供硬件復位信號。

1.2電機驅動模塊轉臺的3個方向均采用兩相混合式步進電機[3]，采用28V的電壓，用FPGA通過Allegro公司的A3977驅動控制電機工作。A3977是一種用于雙極型步進電機的微步進電機驅動集成電路，其內部集成了步進和直接譯碼接口、正反轉控制電路、雙H橋驅動，電流輸出2.5A，最大輸出功率可接近90W。由于采用了內置譯碼器技術，A3977可以很容易的使用最少的控制線對步進電機實施微步進控制[4-5]。由FPGA提供的步進控制信號有步進輸入(STEP)、步進模式邏輯輸入(MS1,MS2)以及方向控制信號(DIR)以及電機運轉使能控制信號(EN)，如圖4所示。圖中A+、A-和B+、B-分別接至步進電機的兩路線圈中，通過電流按一定規律變化，就會使電機做出相應的轉動。在工作時，EN管腳處于低電平時有效，此時當STEP輸入的上升沿到來后，內置譯碼器將根據步進邏輯的輸入值(步進模式見表1)控制H橋的輸出，使電機在當前步進模式下產生1次步進。

1.3編碼器信號采集模塊本系統中，對于角度的精確度具有極高的要求，我們采用德國TR的多圈絕對值編碼器CMV22讀取角度信號，絕對編碼器具有斷電記憶的功能，此編碼器單圈分辨率4096，即最小分辨率約為0.0879°，最多可以讀取256圈，再加上轉臺三個方向減速器機構傳動比（俯仰傳動比最小1:90，水平轉臺傳動比1:180，角位轉臺傳動比1:352），那么換算過來俯仰、水平、角位的最小分辨率分別為0.000977°、0.000488°和0.000250°。絕對值編碼器輸出的脈沖信號采用同步串行接口(SynchronousSerialInterface，簡稱SSI接口)，SSI接口是高精度絕對值角度編碼器中一種較常用的接口方式，基于RS422的通信技術，包含一對時鐘信號及一對數據輸出信號，采用主機主動式讀出方式，即在主控者發出的時鐘脈沖的控制下，從最高有效位(MSB)開始同步傳輸，如圖5所示。

1.4RS422通信模塊和電源模塊RS422通信模塊采用TEXASINSTRUMENTS公司生產的DS26LV31AT和DS26LV32AT，分別把FPGA發送、接收信號轉化成差分信號，通過TXEN和RXEN可以對發送接收使能控制，再將RS422通過轉換器轉為RS232協議與上位機通信。所需的時鐘、使能和輸出使能信號均由FPGA提供。系統電源部分，主要包括28V、3.3V和1.5V。其中28V為系統直流輸入電源，為外部的電機和編碼器供電；3.3V通過DC/DC轉化得到，為FPGA供電，并與28V電源完全隔離；1.5V由3.3V通過三端穩壓芯片產生，為FPGA內核供電。為了防止前端大功率電路影響到后端的控制和信號傳輸部分，將28V電源隔離與后端隔離，28V采用一次地，3.3V和1.5V共用二次地，電路如圖7所示。

2FPGA邏輯設計

本系統的FPGA程序使用硬件描述語言VerilogHDL編寫，FPGA程序工作流程圖如下圖所示。轉臺的3個方向依次運動到設定的位置，當達到指定位置時電機停止，然后轉動下一個方向的電機直到轉臺的3個方向設定完畢，然后就可控制發射激光打向預定的位置。當監控實驗結束后，轉臺用相同的方法，回轉到初始位置。FPGA的功能模塊主要包括422串行通信和電機閉環控制。

2.1422串行通信RS422負責與上層工控機通信，接收上位機的控制指令，發送轉臺的狀態參數、工程參數，實現信息互通。RS422異步串行接口的波特率為115.2kbps，其頻率由系統時鐘16.384MHz經過計數器分頻得到，數據幀格式由1位起始位、8位數據位、1位校驗位（奇校驗）和1位停止位構成。串行通信模塊可分為發送子模塊和接收子模塊，均由狀態機實現。發送子模塊，FPGA按照軟件配置的數據包發送間隔，將內部寄存器按地址順序依次組包發送；接收子模塊，首先對輸入的數據進行3取2處理，處理后的串行數據按照RS422鏈路層協議進行串并轉換，解析出有效數據的同時完成數據的奇校驗，并寫入寄存器接口模塊。如果校驗結果不正確，則錯計數寄存器計數，進行錯誤統計。

2.2電機閉環控制該模塊負責對3臺電機的分時控制，根據配置的參數選擇對應電機工作，產生控制電機運行的驅動信號，控制電機以一定速度運轉至預定位置。為了保證轉臺控制系統的功率不至于太高，控制的3臺電機使能信號互斥，通過使能信號依次選擇啟動某一個電機運轉，結束一次運行過程后，再切換至下一個電機。通用驅動控制FPGA根據上位機設定的角度預先配置電機閉環行程設置寄存器，電機開始運行，當電機閉環行程輸出寄存器與閉環行程設置寄存器一致時，則表示本次設置的轉動結束，反饋電機運行狀態標志位。

3實驗結果

本系統硬件原理圖和PCB均采用Cadence軟件繪制，FPGA開發環境為Libero，綜合工具為SynplifyPro，仿真工具采用ModelSim。制板、程序調通后，并配合相應的上位機及通過網絡連接的遠端控制機，測試轉臺精度是否滿足設計要求。將激光打到距離激光發射器3m遠處的墻上，通過設定轉臺3個坐標值，并用坐標紙做標記，轉臺歸零重啟后，重新打到預先標記的點，定位點基本重合，誤差在0.5mm以內，對于3m的距離，也就是<0.01°，激光轉臺控制系統滿足設計要求。

4結論

第6篇：集成電路后端設計流程范文

現代集成電路設計中，芯片的規模和復雜度正呈指數增加。尤其在ASIC設計流程中，驗證和調試所花的時間約占總工期的70％。為了縮短驗證周期，在傳統的仿真驗證的基礎上，涌現了許多新的驗證手段，如斷言驗證、覆蓋率驅動的驗證，以及廣泛應用的基于現場可編程器件(FPGA)的原型驗證技術。

采用FPGA原型技術驗證ASIC設計，首先需要把ASIC設計轉化為FPGA設計。但ASIC是基于標準單元庫，FPGA則是基于查找表，ASIC和FPGA物理結構上的不同，決定了ASIC代碼需要一定的修改才能移植到FPGA上。但應該注意到這只是由于物理結構不同而對代碼進行的轉換，并不改變其功能，因此對代碼的這種修改只能限制在――定范圍內。

基本原理

基于FPGA原型驗證的流程

由于FPGA的可編程特性，基于FPGA的原型技術已經被廣泛采用。和仿真軟件相比，FPGA的硬件特性可以讓設計運行在較高的頻率上，加速仿真。另一方面，可以在ASIC芯片設計前期并行設計電路及應用軟件，縮短了芯片驗證周期。

FPGA原型驗證和其他驗證方法是不同的，任何一種其他驗證方法都是ASIC驗證中的一個環節，而FPGA驗證卻是一個過程。由于FPGA與ASIC在結構，性能上各不相同，ASIC是基于標準單元庫，FPGA用的是廠商提供的宏單元模塊，因此首先要進行寄存器傳輸級(RTL)代碼的修改。然后進行FPGA器件映射，映射工具根據設置的約束條件對RTL代碼進行邏輯優化，并針對選定的FPGA器件的基本單元映射生成網表。接著進行布局布線，生成配置文件和時序報告等信息。當時序能滿足約束條件時，就可以利用配置文件進行下載。如果時序不能滿足約束，可通過軟件報告時序文件來確認關鍵路徑，進行時序優化?？梢酝ㄟ^修改約束條件，或者修改RTL代碼來滿足要求。

需要轉換的代碼

(1)存儲單元

存儲單元是必須進行代碼轉換的，ASIC中的存儲單元通常用代工廠所提供的Memory Compiler來定制，它可以生成．gsp、v等文件。v文件只用來做功能仿真，通常不能綜合。而最后流片時，只需將標準提供給代工廠。如果直接將ASIC代碼中的存儲單元作為FPGA的輸入，通常綜合器是綜合不出來的，即使能綜合出來，也要花費很長時間，并且資源消耗多、性能不好。而FPGA廠商其實已經提供了經過驗證并優化的存儲單元。因此存儲單元要進行代碼轉換。

(2)時鐘單元

數字電路中，時鐘是整個電路最重要，最特殊的信號。在ASIC中，用布局布線工具來放置時鐘樹，利用代工廠提供的PLL進行時鐘設計。FPGA中通常已經配置一定數量的PLL宏單元，并有針對時鐘優化的全局時鐘網絡，一般是經過FPGA的特定全局時鐘管腳進入FPGA內部，后經過全局時鐘BUF適配到全局時鐘網絡的，這樣的時鐘網絡可以保證相同的時鐘沿到達芯片內部每一個觸發器的延遲時間差異是可以忽略不計的。因此時鐘單元也是需要進行轉換的。

(3)增加流水

由于實現結構上的不同，FPGA器件內部的單元延時遠大于ASIC的基本門單元延時。導致在同樣設計的情況下，ASIC可以滿足其時序，而FPGA有可能無法滿足。為了驗證的需要，修改ASIC代碼實現FPGA原型時，對ASlC實現的流水結構在FPGA實現時需要適當增加流水。比如在一個很長的組合邏輯路徑中加入寄存器。如圖1所示。

(4)同步設計

在FPGA設計中，同步設計是應該遵循的重要原則。異步設計容易導致電路處于亞穩態，產生毛刺。當從ASIC設計轉向FPGA設計時，應該進行仔細的同步。具體體現在主時鐘選取、功能模塊的統一復位，同步時序電路設計。

在FPGA設計中要使用時鐘使能代替門控時鐘。在ASIC的設計中，為了減少功耗，使用門控時鐘(clockgating)，門控時鐘的結構如圖2所示。當寫有效時，數據才寫進存儲器，那么只有寫有效時，寄存器才會發生翻轉，這樣可以減少功耗。

由于設計的異步特性，對于FPGA來說，使用這種門控時鐘容易產生毛刺，導致數據不正確。所以在FPGA設計中，使用有使能信號的電路來替換門控時鐘電路。可以在寄存器前面加上MUX來實現時鐘使能信號，如圖3所示?，F在的FPGA廠商則提供可以直接有使能，同步SET和RESET引腳的寄存2S，如圖4所示。

(5)充分利用FPGA中已有的IP核

FPGA廠商及第三方廠商已經實現井優化了很多典型的IP核，例如Xilinx提供了基礎邏輯、總線接口與I／O、視頻與圖像處理、數字信號處理、存儲器接口、微處理器、控制器等大量IP核。在代碼轉換時可以充分利用這些資源，對代碼進行優化來提高設計性能。如在FPGA中使用SRL實現移位寄存器，用三態Buffer來替換三態總線和三態MUX，改進算術單元和有限狀態機的編碼。

代碼轉換的實現

結合同濟大學微電子中心的“32位高性能嵌入式CPU開發”項目，為了在流片之前確保功能的可靠性，對32位全定制高性能嵌入式CPU bc320進行了原型驗證。

設計采用Memec Design公司的FFll52開發板。該板使用了Xilinx的Virtex―n Pro系列芯片中的XC2VP30。該FPGA擁有30 816個邏輯單元，相當于有30多萬的ASCI門。另有2Mb的片上Block RAM，644個I／O口。采用了Xilinx的全自動，完整的集成設計環境ISE 7．li進行FPGA綜合使用的工具是Synplify Pro。

用bc320的ASIC RTL代碼作為FPGA的輸入，具體的代碼轉換如下。

存儲單元

設計中用到了很多SRAM，例如Ieache中的SRAM。在FPGA實現時根據所需RAM的寬度，深度和功能來決定采用哪種單元來進行替換。Xilinx提供了片外RAM、Block RAM和LUTRAM。

ISE提供了兩種具體的實現方法：IP生成器(Core Generator)和語言模板(Language Templates)。IP生成器是Xilinx FPGA設計中的一個重要設計輸入工具，它提供了大量Xilinx和第三方公司設計的成熟高效IP核。

這里是用Core Generator來產生了名為塊存儲器(BlockMemory)的單口存 儲器模塊。Core Generator用圖形化設置參數的方式來提供塊存儲器，其界面如圖5所示。塊存儲器的大小根據向量的大小來制定，一個普通單元向量只需要4個512 x 32bit的塊存儲器就夠了。Core Generator產生塊存儲器時，除了參數設置外，還需要輸入一個為．coo的文件來初始化塊存儲器的內容。CoreGenerator產生的文件同時考慮了后端執行和仿真兩方面，主要有三個文件：file．v，file．mif，file．edn。其中．v文件為Verilog格式的SRAM仿真模型：．mil文件為作為其初始化內容，其內容和．coe文件里的具體向量內容是一致的，而實際后端文件為．edn，包含了塊存儲器的全部信息。

Language Templates主要利用Xilinx的塊存儲器元件庫，直接進行調用。xcavP30內部的單口塊存儲器型號主要有：16k x lbit、比x 16bit，2kx 8bit、4kx4bit、512x32bit、8kx2bit。可以根據自己的需要隨意調用這些模塊，在RTL代碼中實例化，并把SRAM初始值作為參數傳遞進去。這些模塊在Synplify Pro中根據選定的FPGA型號被自動識別，然后綜合成統一的．edn文件，再進行后續操作。語言模板方式的靈活性比較強，可以設置多個不同位寬，不同深度的塊存儲器，仿真也比較方便，但是參數設定時，SRAM初始值的設置比較麻煩。

另外，Xilinx提供工具Dataamem，它可以每次只改變FPGA中塊存儲器的內容，而不需將整個設計重新翻譯，映射和布局布線，為大量的向量驗證節約了時間。

時鐘單元

在bc320設計中，CPU內核通過SYSAD接口與外部SRAM連接。這些外部SRAM的時鐘和主時鐘是不一致的，在ASIC中，用一個PLL來實現，這個PLL模塊是無法用Synplify Pro綜合的，在FPGA上必須將它用Xilinx的數字時鐘管理模塊(DCM)來替換。同樣可以利用Core Generator和LanguageTemplates這兩種方法。

利用Core Generator產生mydcm．v文件來代替原先的PLLGL500．v，代碼如下。第二段代碼是修改后的代碼。

module PLLOS―500(PLL―K，

PLL―M，

PLL―N，

PLL――PD，

PLL――TST，

RESET，

X1N，

CLK――OUT，

TST―OUT)，

module mydcm(CLKIN―1N，

RST_IN，

CLKFX_OUT，

CLKIN--IBUFG--OUT，

LOCKED_OUT)：

時鐘使能帶代替門控時鐘

把實現門控時鐘信號轉換成實現使能信號，例如信號PCEPL，代碼如下。第二段代碼是修改后的代碼。

module(out，in，CLK，PCEPL)，

……

always@(CLK or PCEPL)

assign PCEPLV ＝PCEPL&clk;

always@(posedge PCEPLV)

begin

out

end

endmodule

module(out，in，CLK，PCEPL)，

always@(posedge CLK)

begin

if(PCEPL)

out

else

out

end

endmodule

外部器件配置單元和頂層封裝

在FFll52開發板上集成了很多接口和器件，在原型驗證時，可以充分利用這些接口和器件做為和設計的交互環境。這些接口和器件需要正確配置后才能正常工作，這部分配置工作可以用FPGA實現。

設計增加了LCD接口單元、內部記分牌(scoreboard)模塊和通用異步串行接收發送(UART)模塊。作為保存向量內容的SRAM設定好后，可以用同樣的方法將寄存器參考值也保存在另外的塊存儲器中。然后運行CPU，將CPU實際產生的寄存器值和已保存過的參考值在記分牌模塊中進行實時比較，然后將結果輸出到LCD顯示屏上。

為了便于代碼的管理和維護，可以對原RTL代碼進行一定的封裝。將原ASIC流程的代碼單獨封裝在一個模塊中，再和FPGA實現時添加的片外配置控制單元的代碼一起形成新的FPGA實現頂層。

第7篇：集成電路后端設計流程范文

關鍵詞：SPI接口；單片機；SOC

ASIC design and implementation of SPI interface of MCU

SU Wei-lu,SHI Long-zhao

（Institute of Physics and Information Engineering, Fuzhou University, Fuzhou,Fujian,350108,China）

Abstract: This paper firstly introduces the basic principle of SPI interface of MCU , then presents the design difficulties, design idea and the process and results of verification of it in detail. Hardware description language verilog was used to describe SPI interface of MCU using the synthesizable syntax part and modelsim was used as the function simulation tool to ensure SPI interface designed meet the requirement. And it communicates with PIC microcontrollers, STC microcontrollers and flash memory chips all of which have SPI interface by downloading the whole MCU system with SPI interface into Xilinx’s FPGA device xc2vp30-ff89 of VIRTEX-II PRO series and using peripheral circuits. Hardware verification shown that the SPI interface of MCU IP core we design is in accordance with SPI protocol, although maybe it is different from others SPI devices in the concrete implementations of them. In addition, the paper presents the ASIC design flow and results of soc system based on MCU using method of standard cells and the synthesis results of SPI module using Design compiler.

Key words: Serial Peripheral Interface; MCU;SOC

1 引言

串行外設接口 （Serial Peripheral Interface）總線是一種同步串行外設的接口總線，它可以使MCU 與各種設備以串行方式進行通信。最初SPI 接口總線是由 Motorola在其MC68HCXX系列處理器上定義的，現在已廣泛應用于EEPROM、FLASH、實時時鐘、A/D轉換器，還有數字信號處理器和數字信號解碼器之間。

SPI 是一種高速的、全雙工的同步通信總線，使用四根線通信，節約了芯片的管腳，同時節省了PCB 的布局空間。正是出于這種簡單易用的特點，現在越來越多的芯片集成了SPI通信協議。SPI 通信雙方為主、從關系，在這種工作模式下，通常有一個主設備和一個或多個從設備，設備之間可以用4線模式（雙向傳輸時）或3 線模式（單向傳輸時）連接。在4線模式下，4線定義為MOSI（主機輸出從機輸入），MISO（主機輸入從機輸出），SPICLK（傳輸時鐘），SS（片選信號）；在3線模式下，MISO 和MOSI可合并為一根或者SS引腳空置[1][2][3]。

2 SPI工作原理

對于特定功能芯片，一般SPI接口都只有主或從工作方式，而作為MCU的接口，則必須同時擁有主、從工作方式。SPI的工作方式由其內部寄存器控制。

2.1寄存器的功能說明

SPI接口共有三個寄存器：控制寄存器、狀態寄存器和數據寄存器。

SPI控制寄存器的各位定義如表1所示[4][5][6]。CPOL和CPHA用來決定發送、接收數據的時鐘沿，與SSIG位、MSTER位組合，可以形成主機、從機各6種不同的工作模式。在SSIG=1時，CPHA不為1。當CPOL和CPHA的異或邏輯值為1時，主從機在每個SPICLK的上升沿發送數據、下降沿接收數據；反之，主從機在每個SPICLK的下降沿發送、上升沿被接收。在CPHA=O時，由SS的下降沿啟動數據的第一次發送。

以{SSIG、CPOL、CHHA}三位值等于000為例，說明SPI接口主從機的通信過程。主機在置SS為低電平的同時，也啟動了一幀數據的發送/接收過程，如圖1所示，主機在SS的下降沿發送第一位數據之后，在每個SPICLK下降沿發送余下的數據（見MOSI數據線），在上升沿接收數據（見MISO數據線）；從機在SS引腳被拉低，MSTER位被清零之后，也啟動了一幀數據的發送與接收過程，從MISO引腳發送第一位數據，之后也是在每個SPICLK下降沿發送余下的數據（見MISO數據線），在上升沿接收數據（見MOSI數據線）。從中可以看出，主機處于主動的位置，SPICLK與SS由主機自己產生，而從機處于被動位置，在主機的SPICLK與SS信號的控制下發送與接收數據[7][8][9]。

SPI通信雙方工作模式必須相同，主機和從機的移位寄存器可以看成兩個循環移位寄存器。當數據從主機的輸出移位寄存器移位發送到從機的輸入寄存器的同時，主機的輸入寄存器也同時接收從機輸出寄存器發送過來的數據。這意味著在一個移位周期中，主機和從機的數據互相交換。引腳連接關系如圖2和圖3所示。

SPI的狀態寄存器只在高兩位定義了SPI傳輸完成標志SPIF與SPI寫沖突標志WCOL。SPI每交換完一次數據置SPIF=1。在發送過程中對數據寄存器進行寫操作時，寫沖突標志將置1，在這種情況下，當前數據發送完后可繼續發送剛寫入的數據。如在WCOL=1時再寫入數據，則新寫入的數據將覆蓋前一個數據。

2.2 SPI的工作模式

SPI接口有三種工作模式：單主單從模式、互為主從模式與單主多從模式。

單主單從模式下，SSIG可為1也可為0。在這種模式下， SSIG=0時主機用SS來選擇要交換數據的從機。互為主從模式如圖2所示，這種模式只能工作于SSIG=0的情況，沒有通信時，兩個器件都配置為主機，SS被配置為輸入模式。當其中一個器件啟動傳輸時，SPI自動將SS配置為輸出并驅動輸出低電平，強制另一個SPI器件變為從機。單主多從模式如圖3所示。在這種模式下，主機只能有一個，而從機可以有一個或多個，主機可以用任何引腳來驅動從機的SS引腳，SS用于選擇從機，通過控制從機SS引腳可從多個從機中選擇一個從機并與之通信。

3 基于單片機IP核的SPI設計

3.1 SPI的內部結構設計

本設計作為MCU接口之一，其結構如圖4所示。SPI接口對外與管腳P1.4、 P1.5、 P1.6、 P1.7復用，對內使用內部寄存器總線，通過讀寫寄存器的方式實現數據交換。SPI模塊按功能可分為時鐘模塊、傳輸模塊以及SPI與單片機IP核的接口模塊。

時鐘模塊產生作為主機時在不同模式下的SPICLK、SS信號。根據SPR1、SPR0、CPOL和CPHA來產生不同頻率和相位的SPICLK。

傳輸模塊由傳輸控制部分和移位部分組成。傳輸模塊主要完成以下功能：①對異步信號做同步處理。主、從機的SPI數據交換，它們的工作時鐘不一樣，屬于兩個不同的時鐘域。所以，從機的SPI端口需要對主機發來的SPICLK和SS信號進行同步。②通過采用獨特（One-hot）編碼的狀態機來控制發送、接收過程。

SPI與51單片機IP核的接口模塊主要完成對數據寄存器、控制寄存器和狀態寄存器的讀寫功能，其操作通過內部寄存器的數據總線、地址總線、讀寫總線來實現。

3.2 SPI的傳輸模塊

主機和從機的SPI工作在不同的時鐘源，如不進行同步處理，可能會引起亞穩態問題[10]。所以，從機需要對SPICLK和SS信號進行同步處理，而異步時鐘域數據的同步技術主要有單點取樣、同步結構、跨時鐘協議和跨時鐘域收斂等。同步裝置也有多種形式，主要有2DFF同步、先入先出同步、DMUX 同步、特別數據同步、重值同步等[11]。本設計采用2DFF方式來同步SPICLK和SS信號。

傳輸模塊的狀態機如圖5所示。A、B、C表示狀態的觸發條件。將傳輸過程分成IDLE、SEND和END三個狀態。IDLE狀態表示空閑或就緒狀態，條件A滿足時切換到SEND狀態。條件A包括：SPI作主機時，寫數據寄存器的操作；作從機且CPHA=0時，接收到SS下降沿信號；作從機且CPHA=1時，端口接收到時鐘有效沿信號（CPOL=0時為上升沿，CPOL=1時為下降沿）。SEND狀態表示數據的發送與接收過程，發送與接收數據是在SS與SPICLK的控制下完成的，如圖5所示。END狀態表示發送/接收一幀數據已完成，并將接收的數據寫入到接收數據寄存器中，同時置SPIF標志位等。條件B為傳輸完一個字節數據；條件C指SPI模塊的上電復位。

4 功能仿真、驗證及ASIC實現

系統仿真工具用Mentor公司的Modelsim仿真軟件，主、從模式分開仿真，編寫的testbench 包含了時鐘的產生、控制寄存器的配置、發送/接收數據等。圖6給出了從機在CPOL=1、CPHA=0、SSIG=0時，由SS信號啟動從機一幀數據的發送與接收過程。從圖中可以看出SS信號的下降沿主機啟動數據發送（數據值為0XAA），從機也啟動了數據的發送過程（數據值為0XAA），之后主機/從機都在每一個SPICLK上升沿發送一位數據，在SPICLK的每一個下降沿接收一位數據，當接收完一幀數據后，產生SPIF信號。各個過程符合SPI協議, 中斷的產生和處理也滿足設計的要求。

做完Modelsim仿真驗證后，需進一步做FPGA的硬件仿真驗證。將SPI模塊嵌入到8051MCU的IP核中，并用ISE軟件綜合下載到Xilinx公司的VIRTEX-II PRO系列的xc2vp30-ff896 FPGA板上，利用擴展接口電路與具有SPI接口的PIC單片機、STC單片機和flash存儲芯片等進行各種模式下的通信測試與驗證。結果表明設計的SPI模塊能與這些器件進行正常通信，系統工作頻率為100MHz，SPI傳輸速率為25MHz。

表2為單獨的SPI模塊用ISE軟件并選用VIRTEX-II PRO系列的xc2vp30-ff896器件綜合所得到的資源使用情況。

設計應用于數字抄表系統的基于8051MCU的SOC芯片不僅有本文所設計的SPI接口，內部還集成1 kB RAM、32 kB Flash、DC－DC、8路10位ADC 轉換器等硬宏單元；除了具有MCU所有功能外，還具備看門狗、DES加密、SPI接口等功能，可工作掉電模式、空閑模式和正常工作模式。系統結構圖如圖7所示。系統采用VeriSilicon公司的標準單元庫、1kB RAM，SMIC 公司的IO庫和DC－DC轉換器以及8路10位ADC，Chingis公司的32kB Flash和自行設計的看門狗等按照圖8流程進行ASIC設計。RTL驗證包括軟件仿真和硬件驗證。利用Modelsim 、LEDA 工具和IP CORE 仿真模型進行代碼的仿真和驗證。在進行數字部分的FPGA硬件驗證時，用E2RPOM器件代替IP存儲核。根據設計的需求、實際中IP核的時序要求和對不確定的時序進行估算來進行時序約束，采用Design compiler、DFT compiler對Verilog語言描述的 RTL進行可測性綜合得到可測試綜合網表。用Formality 進行形式驗證以及 PT（Prime Time）進行時序約束分析來保證綜合出來的網表符合要求。

由于除了一些硬IP核在RTL級是用空模塊來表示和基于MCU的SOC芯片門數差不多為幾萬門左右，所以綜合時間相對不會很長，在用DC（Design Compiler）綜合時采用Top-down 流程來得到相對更優化的結果。用DFT Compiler進行可測試設計時，采取共用Pad的方法來減少可測試設計引起管腳增加的數目。由于SOC芯片的端口都是雙向口和有多個模塊共用一些端口。被選用于可測試性設計的端口只能是單方向的。為了實現這個目的，我們可以借助于DFT Compiler工具命令或者直接修改RTL代碼的方式來配置雙向端口為單向端口。

為了較少不控制邏輯降低測試覆蓋率，通過set_dft_configuration 和 set_autofix_confi-guration的相關命令來修復與復位信號、時鐘相關的不可控制邏輯。對門控時鐘和復位信號采用MUX來旁路不可控制邏輯。用TetraMAX工具生成測試向量并通過Modelsim 進行仿真確保測試向量的正確性。最終得到6條均衡的掃描鏈，每條掃描鏈為483門或者482門，Test coverage 為99.43%。在RTL代碼和DC綜合完的邏輯網表中IP硬盒都是空模塊來表示。用Formality對可測試網表和RTL進行形式驗證時，在執行設置時用以下命令：set_case_analysis 0 ［get_ports test_mode］；set_case_analysis 0 [get_ports scan_en]使綜合網表工作在正常模式。形式驗證結果如圖9所示。

DC綜合時是用非線性模型來計算單元的延遲，用線負載模型來計算連線的延遲。用線負載模型計算連線的長度和延遲，并不考慮連線以及其相連接的單元在版圖中的位置；綜合時是將時鐘網絡和復位網絡設為理想情況；后端也可以通過插入延遲單元來解決保持時間的問題[12]。因此，前端綜合后沒有必要進行保持時間的時序分析。故綜合時采用Worst timing model得到綜合結果進行用PT進行正常模式和測試模式下的建立時間分析，得到的最小建立時間為0.26ns。得到滿足時序約束和可測試覆率要求的可測試綜合網表后，開始后端物理設計，具體參考文獻[13]。采用Cadence的AMS軟件進行數模混合后仿真。通過了后仿真的MCU SOC系統可達到如下參數：工作頻率40MHz,芯片面積 5.0141mm2，功耗43.12mW，最大電壓降65.262mV,最大地電壓反彈值59.735 mV，電遷移和串擾均低于規定的閾值 [13]。

利用Synopsys的Design Compiler單獨對SPI接口模塊進行合理約束并綜合。最終綜合時序優化后的面積為8162.98um2。結果表明單獨SPI接口模塊工作頻率可達到100MHz。綜合完后report_timi-ng -max_paths 10命令查看關鍵路徑，關鍵路徑都為純組合路徑。所以，SPI接口模塊的工作頻率一定程度上取決于這些關鍵路徑。這說明所設計的SPI接口可以用于更高時鐘頻率的SOC芯片系統中。

5 結論

本文闡述了SPI主機、從機在各種工作模式下的工作特點，并分析了設計的難點。系統用Verilog HDL實現SPI邏輯，通過了軟件仿真與FPGA硬件驗證，并成功應用于8051為MCU的SOC芯片中。說明所設計的SPI模塊可以當作MCU的一個軟IP核并修改SPI與MCU、ARM等CPU的接口部分應用于各類SOC系統中，有較廣泛的應用領域。

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作者簡介

第8篇：集成電路后端設計流程范文

關鍵詞： 智能卡； Java Card技術； 電子錢包； 電子存折； 安全性

中圖分類號： TN919?34； TP393 文獻標識碼： A 文章編號： 1004?373X（2017）11?0142?05

Design and implementation of electronic purse and electronic deposit based on smart card

ZHANG Wenyou1， TIAN Yun2

（1. Center of Modern Science and Technology， Chengde Radio and Television University， Chengde 067000， China；

2. Department of Computer， Xinzhou Teachers University， Xinzhou 034000， China）

Abstract： Aiming at the practical application of electronic purse and electronic deposit， the optimization scheme was implemented on the basis of smart card for the card file structure， transaction process， transaction command， E2PROM location of writing card， times and other optimization points by means Java Card technology， which can enhance the transaction speed of electronic purse and electronic deposit. The open file industry application was added and the composite consumption was designed to realize the application of electronic purse and electronic deposit based on intelligent card combining finance and various industries. The application program of electronic purse and electronic deposit was designed， developed and tested in the card terminal of the Java Card application architecture. The test results show that the performance， function and detection items of the electronic purse and electronic deposit before applying to market conform to the detection requirement of National Bank Card Test Center， and Ministry of Housing and Urban?Rural Development.

Keywords： smart card； Java Card technology； electronic purse； electronic deposit； security

0 引 言

磁條卡的發行和普及為使用者帶來了諸多便利[1]，然而近年來的“盜卡”和卡片“克隆”事件卻引發了人們的強烈質疑。針對這一問題，三大國際卡組織制定了新的技術標準即智能卡，以解決銀行卡從磁條卡向智能卡遷移的問題。智能卡采用新型智能卡技術，以Java卡為代表的多應用智能卡平臺不僅繼承了智能卡的諸多優勢，更結合了Java語言本身跨平臺、可移植等眾多特點，較磁條卡而言，在安全性、可靠性、靈活性、高效性、耐用性等諸多方面，智能卡具有明顯的優勢[2]。電子錢包及電子存折（Electronic Purse And Electronic Deposit，EDEP）作為一種重要的智能卡應用，它的成功實行使智能卡被寄予厚望。因此，對電子錢包及電子存折的研究在方便人們日常生活、減少社會上的現金流通、提升各大銀行的整體收益、加快國內外EMV遷移速度等方面都有著現實意義。

1 系統需求分析

根據Java Card應用程序體系結構，本系統從物理結構上可分為三層：系統后端、讀取端和卡片端，系統總體結構如圖1所示。系統后端主要是銀行后臺應用系統；讀取端由讀取端主用程序及卡片接收設備組成；卡片端包括卡片管理的應用程序（電子錢包及電子存折應用或其他行業應用程序）和支持應用程序的運行環境[3]（COS，Java Card虛擬機以及相應的Java Card Framework和API）。其中COS是卡片操作系統的簡稱；API是應用程序編程接口的簡稱。

對于本系統而言，卡片端COS的主要功能包括控制卡片與外界的信息交換、管理卡內存儲器及在卡片內部完成各種命令的處理[4]。通常，COS要實現與外部信息交換，需要通信管理模塊、命令管理模塊、安全管理模塊及文件管理模塊的協作處理。外部信息通過通信管理模塊進入COS之后，首先由命令解析模塊進行處理，對輸入信息內容的可執行性進行判斷；其次，如果需要進行安全檢查，則交給安全管理模塊對它進行信息合法性的檢查；最后，COS根據檢查結果，憑借其合法且有效的信息，通知文件管理模塊對E2PROM執行相應的操作。

電子錢包及電子存折卡片在投入市場使用之前，需要根據實際需求建立相關文件，并在不同文件下寫入對應數據[5]。只有完成了個人化，卡片才能進行正常交易?？ㄆ形募慕⒑蛿祿膶懭胫饕蕾囉趥€人化命令及文件結構的設計與實現[6]。本系統卡片端電子錢包及電子存折應用個人化流程，如圖2所示。

本系統研究的電子錢包及電子存折應用的核心是在個人化模塊及應用維護模塊的輔助下實現交易模塊的各項交易功能。因為對電子錢包和電子存折而言，相同交易類型的交易流程相同，因此整合電子錢包及子存折的所有交易類型發現本系統主要的交易流程可包括：交易預處理流程、圈存交易流程、圈提交易流程、取現交易流程、消費交易流程、修改透支限額交易流程、查詢余額交易流程、查詢交易明細流程以及復合消費交易流程。

應用維護模塊的主要功能是協助持卡人對卡片的正常使用進行管理與維護[7]。包括文件數據維護、PIN（個人識別碼）維護、卡片應用狀態維護、內外認證維護四大功能塊。

（1） 持卡人在卡片的使用過程中可通過個人化合法終端向卡片發送記錄讀、寫、更新命令，卡片應用程序對其處理，實現記錄數據的讀取、寫入和更新。

（2） 持卡人也可根據自身需求，修改或重新設置個人碼。終端通過向卡片發送PIN修改或重裝命令，卡片應用程序對其處理，實現PIN修改或重裝。

（3） 持卡人在使用卡片的過程中，如果卡片存在多次與終端進行相互認證時發生錯誤，卡片上應用程序也會自動鎖定當前應用，實現卡片的自鎖定，對持卡人信息進行保護。

（4） 內部認證和外部認證都是出于卡片應用安全性考量的輔助功能。本系統通過主控密鑰的外部認證來設置應用的后續狀態，從而判定持卡人是否具有某種操作的權限。

2 系統設計

2.1 文件結構設計

根據卡片文件邏輯組織結構分析，卡片端電子錢包及電子存折應用可設計為ADFEF=1模式，其中，所對應的ADF文件（EDEP應用文件）應包含文件控制信息（FCI），通過該專用ADF文件可以對樹形結構下的EF文件進行訪問。本系統電子錢包及電子存折應用卡片內部文件組織結構設計如圖3所示。

根據卡片文件結構設計，本系統應用文件的初步實現方案擬為：設計EF文件為一個類，類中包含文件頭及文件體。每個類對象通過鏈表連接，查找時從鏈表頭開始找。對于文件的操作全部放在類中實現，如讀寫記錄和二進制等。

本系統電子錢包及電子存折應用為ADFEF=1模式，本系統電子錢包及電子存折應用卡片內部文件結構設計包括二進制公共應用基本數據文件（短文件標識符SFI：0015）、二進制持卡人基本數據文件（短文件標識符SFI：0016）、循環記錄交易明細文件（短文件標識符SFI：0018）、變長記錄復合應用擴展文件（短文件標識符SFI：0017）、循環記錄復合應用交易明細文件（短文件標識符SFI：0010）以及定長記錄密鑰文件（短文件標識符 SFI：0000）。短文件標識符是用來象征文件的2 B的符號標識，可通過此標識對文件進行操作和訪問。

2.2 應用命令設計

根據本系統總體結構可知，讀取端卡片接收設備與卡片的通信是基于特定協議，通過應用協議數據單元（APDU）的傳輸和交換來實現。智能卡接收來自卡片接收設備中的APDU命令，并將其傳送給相應的Java Card Applet。Applet接收傳入APDU命令，內部完成分析處理，然后返回一個響應APDU命令。

通過分析設計，本系統卡片端電子錢包及電子存折應用的命令主要包括三部分：個人化命令、基本命令及交易命令。因為卡片和讀寫器之間的通信是通過應用數據單元（APDU）進行傳輸，所以各項命令的設計必須符合應用數據單元的固有格式。其中，系統的個人化命令主要包括下列7條專用命令：CREATE FILE命令、WRITE KEY命令、INITIALIZE UPDATE命令、PERSONAL AUTHENTICA TE命令、Install[for Install]命令、APPEND RECORD命令以及DELETE命令。

根據PBOC 2.0規范第1部分及互聯互通規范中基本命令描述，本系統電子錢包及電子存折應用基本命令設計，如表1所示。

另外，根據PBOC 2.0規范及互聯互通規范交易命令的描述，系統還設計了電子錢包及電子存折的應用交易命令。

2.3 應用類設計

本系統出于電子錢包及電子存折應用的擴展性、安全性和高效性的角度對核心類進行拆分，設計了三個主要的用戶自定義類：EDEP類、ClassFileEF類和Constants類。

ClassFileEF類中定義了與文件相關的所有屬性，有利于提高系統應用交易和文件查找的性能。Constants類主要用于預定義整個應用開發中需要自定義完成的常量，負責對應用中的常量數據進行統一管理，EDEP類繼承Javacard.framework.Applet抽象類，系統的個人化模塊、交易模塊以及應用維護模塊的實現都依賴于EDEP類的設計和實現。

系統類與類之間主要存在依賴和泛化關系。對于APDU，ISO7816，Applet，ISOException，JCSystem，Util，DESKey，KeyBuilder，RandomData，Signature，Cipher等來自Java Card API類庫的系統類，可被EDEP，ClassFileEF，Constants等用戶自定義類import對應包直接引用。

3 系統實現

通過前期對電子錢包及電子存折應用的功能需求分析、交易流程分析以及對卡片文件結構、應用命令、相關類的設計，在選擇了開發過程中會使用的相關技術后，開始啟動程序的開發。

ClassFileEF類成員變量和成員方法主要用于EF文件的建立、EF鏈表中的文件查找和文件內容的讀寫，對于要求讀寫權限的文件而言，首先需要通過方法getKey（）獲取相關密鑰，通過外部認證取得文件操作權限。再通過方法API_FindEFByFID（）或API_FindEFbySFI（）實現文件查找。當用戶需要讀取相關文件下對應記錄時，通過文件查找方法選擇對應文件，確保當前文件層次后，可通過方法AppendRecord（），readRecord（）和getRecord（）對相關記錄進行操作。當然，以上操作的前提必須是在該類構造器方法ClassFileEF（）中完成相應變量的初始化后進行。

EDEP類是整個應用開發的核心。在具體的實現過程中重寫了父類Applet中的install（）方法和process（）方法。當JCRE接收到安裝命令之后，調用EDEP的install（）方法，通過一個新的EDEP對象完成對象的初始化，并調用register（）方法完成注裕告訴JCRE實例已成功安裝，并可以對這個應用進行選擇或執行其他命令，此時卡片的生命周期進入被選擇狀態，當JCRE接收到選擇命令之后，調用EDEP的process（）方法，通過此方法完成業務以及命令分支處理。在命令分支處理之前，程序首先得判斷一下卡片和應用的鎖定情況，如果出現異常，則根據具體接收命令的INS返回不同的狀態碼。在卡片和鎖定檢查中沒有拋出異常后，程序繼續執行命令分支處理。本系統通過switch?case語句完成命令的分支和相應功能的選擇調用。根據命令設計部分，程序用22個分支完成了process（）方法的實現。并且為了提高代碼的重用性，不同case語句調用的命令處理方法僅處理其私有業務，對于公共業務的處理則通過再調用通用功能方法的方式實現。

個人化模塊實現主要依賴于ClassFileEF類和EDEP類。交易模塊的實現緊緊依賴于 EDEP類的實現， 交易功能的實現主要是通過EDEP 類中與交易相關的成員方法之間的互相調用完成。應用維護模塊主要負責電子錢包和電子存折中不涉及資金劃轉的其他維護類功能。文件數據維護、PIN（個人識別碼）維護、卡片應用狀態維護及內外認證維護功能的實現是保障卡片進行正常交易的前提。其中，應用維護模塊的實現也主要依賴于EDEP類的實現，其中各項功能的實現同樣是通過EDEP類中相關成員方法的互相調用來完成。

4 系統測試

本系統借助專用測試工具TestCard編寫相關測試腳本對系統應用進行測試。首先，對于本系統電子錢包及電子存折應用而言，需要將編譯后工程目錄bin文件夾中的class文件轉換成CommonCap.cap和EDEP.cap兩個cap文件。通過上述cap包的轉換工作，生成一個可以下載并同時安裝進智能卡的特定cap文件。在安裝和下載之前，必須通過平臺的GP或者VGP認證，保障安裝的cap文件的合法性[8]。成功執行上述步驟后，開始進行各項測試。

為了保證系統應用的質量，本系統在系統測試環節嚴格執行測試方案的撰寫。按照電子錢包及電子存折應用的技術規范要求，本系統應用測試內容如表2所示。

系統嚴格按照測試方案對電子錢包及電子存折應用進行全面的系統測試。應用最具參考價值的復合消費交易進行分析，通過圖表方式對其功能及性能的測試結果進行簡要說明。

（1） 復合消費功能測試

對Java Card應用功能測試而言，首先需要完成卡片的個人化，即發卡。個人化操作主要是通過私有個人化命令建立應用的文件結構，并通過數據寫入命令完成對應文件下相關數據的寫入。本系統的個人化腳本通過文件正常測試后建立，個人化腳本編寫完成后改動通常不會很大，其他功能測試腳本可通過腳本語言直接對其調用。按照復合消費流程編寫正常及異常復合消費測試腳本后，利用測試工具進行功能測試。本文選擇一異地復合消費交易測試腳本進行測試，復合消費測試結果如圖4所示。對于本系統測試工具，“√”代表測試通過。

（2） 復合消費性能測試

通過對復合消費各命令執行時間的統計可知，本系統電子錢包及電子存折應用復合消費性能數據約為230 ms，各命令執行時間如表3所示。

相對于檢測機構300 ms的檢測指標而言，本系統性能數據遠遠超出，這也證實了本系統應用在文件結構、命令、交易流程等多項可優化點的設計及實現方案是成功的。

5 結 論

本文基于智能卡，利用Java Card技術，側重于應用擴展性、安全性和高效性的角度在Java Card應用程序體系結構卡片端完成電子錢包及電子存折應用程序的設計、開發及測試。通過行業應用開通文件的添加及復合消費的設計，實現了金融與多行業應用結合的智能卡電子錢包及電子存折應用。在安全性方面，該應用通過國際DES和國密SM雙重加密算法來保障電子錢包及電子存折卡片的安全性。另外，通過對卡片文件結構、交易流程、交易命令、寫卡片E2PROM位置等進行優化，實現了設計要求，提升了電子錢包及電子存折卡片的交易速度。

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第9篇：集成電路后端設計流程范文

一、充分認識建設光伏高新區對推動秀洲工業經濟轉型發展的重大意義

（一）加快建設光伏高新區是推動秀洲工業經濟轉型發展的迫切需要

通過多年來的努力，秀洲工業經濟得到了長足的發展，工業化發展水平穩步提高，實現了從傳統農業區向現代工業區的歷史轉變。但也必須清醒地看到，當前秀洲工業正面臨著產業結構不盡合理、要素制約日益趨緊、產品附加低端鎖定等嚴峻挑戰。在轉型升級的爬坡過坎階段，傳統產業是發展的基礎，是吸納就業、維護社會穩定和保障政府稅源的主力軍；新興產業是發展的引擎，是破解可持續發展瓶頸和實現跨越式發展的關鍵點。秀洲工業經濟需要立足當前、著眼長遠，在改造提升傳統產業同時，更需要加快培育發展新興產業的步伐。結合秀洲產業基礎，從增長潛力、帶動效應、技術優勢等方面看，加快培育以光伏為核心的新能源產業，建設光伏高新區是最好的選擇。

（二）以光伏為核心的新能源產業發展迅猛、前景光明

從長遠看，傳統的石油、煤等化石能源將枯竭，再加上低碳發展、綠色發展、保護環境的要求越來越高，以光伏為代表的新能源代替傳統能源已是大勢所趨，且進程日趨加快。光伏產業作為我國為數不多在國際市場上具有話語權的新興產業，近兩年由于受國內市場啟動緩慢、國際貿易保護等多種因素影響，全行業陷入低谷，但這一困難是暫時性的、結構性的。隨著國家層面的高度重視，今年以來已連續出臺了一系列政策舉措，包括支持光伏企業結構調整，開發國內市場，加快技術創新，優化信貸支持等，從今年下半年的情況看，國內光伏行業已經“回暖”，態勢向好。同時，隨著目前光伏產業正步入大規模整合提升、大規模技術創新、大規模資源要素重新配置的階段，對于不具備明顯先發優勢的秀洲而言，是“中途發力”、“彎道超車”的窗口期。

（三）光伏高新區創建以來開局良好，成效初步顯現

自去年12月正式啟動光伏高新區建設，在近一年的時間里，通過共同努力，創建工作開局良好，成效初步顯現。

最直接的成效就是引進了一大批項目。至2014年4月，累計已引進光伏類項目23個，總投資折合人民幣達100多億元，今年在談的意向項目也已有16個。國家電網浙江省分布式光伏并網技術研究院、國家納米中心長三角研究院、中國電子第十一設計研究院華東區總部項目等“國”字號單位紛紛在秀洲設立地區總部或研發中心等功能性機構，南源環保等一批重大項目已開工建設。與此同時，一批世界500強或行業龍頭企業項目也正在密切對接之中。這些項目的共同特點是產業層次高、技術含量高、產品附加值高、發展前景好，是我們多年來一直想引進的企業?？梢赃@么說，光伏高新區的品牌效應開始顯現，影響力不斷擴大。

第二，最重要的成效是理清了建設光伏高新區的思路，且實踐證明這一思路是可行的、卓有成效的。圍繞一個產業，建設專業園區，走專業化發展道路，符合下一步區域經濟發展的方向；按照“五位一體”的總體要求，堅持創新驅動，不斷強化“應用促創新、創新促發展、改革促發展、開放合作促發展”的開發模式，符合新興產業培育的路徑。堅持從秀洲和行業的實際出發，高端切入，錯位發展，主攻光伏專用設備和光伏發電核心部件、光伏發電系統集成及高效光伏電池與組件、新一代光伏發電技術及光伏光熱集成技術等三大重點領域，符合光伏行業下一步發展的趨勢。堅持專業化招商，委托專業中介機構編制“產業地圖”、“招商地圖”，有的放矢開展招商，符合產業招商的特點。堅持自我加壓，倒排計劃、倒排時間，在園區成立的第一個100天和第二個100天分別舉行活動，邀請一批客商，簽約一批項目，推介園區，展示園區，也充分證明了我們有一支很強戰斗力的隊伍。

第三，最“給力”的成效是得到了各級領導的重視和支持。政策集成創新本身就是“五位一體”試點內容之一，光伏高新區的建設得到省、市的有力支持。同時，近一年來，光伏高新區建設得到各級領導的高度關注，省、市主要領導和分管領導多次批示，國家能源局、國家科技部、國家工信部領多次實地調研，高新區已經獲批承建國家“863計劃”項目，也有望獲得“國家新能源示范城市”稱號，這為下一步發展營造了良好的環境。

總之，建設光伏高新區、培育以光伏為核心的新能源產業是秀洲工業經濟應對新形勢、實現新突破、得到新跨越的關鍵所在，也是省、市交給我們光榮而重大的任務。同時，通過近一年來的創建工作，已經有了一個良好的開端，基礎扎實奠定。因此，下一步，需要我們進一步統一思想，形成共識，凝心聚力，全力以赴推進。

一方面，要咬定青山不放松。建設一個專業園區，培育一個新興產業，絕不可能一蹴而就，二是一個長期的過程。如上海張江高科技園區，經過20年的開發，才構筑全國領先的生物醫藥創新鏈和集成電路產業鏈的框架。再如平湖光機電產業基地，自1999年引進第一家機電企業，經過10多年的堅持，才發展成現有規模。光伏高新區的建設同樣如此，要有咬定青山不放松的精神，要有不達目的不罷休、不獲全勝不收兵的勁頭。絕不能抓一陣子，燒三把火，也絕不能稍有成績就沾沾自喜，更絕不能一有困難就輕言放棄，定了干，干就干到底，抓就抓到位，有始有終，善始善終，才能真正見到成效。

另一方面，要集中力量辦大事。建設光伏高新區絕不僅僅是秀洲工業園區的任務，應該是全區上下，各級各部門的共同任務，需要區級各部門包括各鎮、街道的共同參與和大力支持。建設光伏高新區需要聚全區之資源，進一步強化土地、資金、人員等各種要素保障，也需要匯全區之智，出謀劃策，共同探討、研究建設的思路和舉措。要通過舉全區之力，加快建設光伏高新區，打造秀洲工業的“升級版”。

二、發揮光伏高新區在推動秀洲工業經濟轉型發展中核心作用的舉措

回顧光伏高新區創建一年來的情況，成效明顯，但也應該清醒地看到存在的問題和 困難：一是園區尚未成型。盡管引進了一批項目，但真正對園區建設有支撐作用的大項目還沒有實質性突破，特別是與國內領先的成都雙流新能源園區、中國電谷·保定國家高新區等相比，差距比較大。二是面臨技術和市場風險。新興產業代表未來，存在一定技術和市場選擇的風險，引進什么樣的企業，走什么樣的技術路線，這也是一個大的挑戰。三是工作力度上需要進一步加大。對外，由于光伏產業是一個新興行業，在應用、商業模式、技術、金融等方面需要創新，而創新需要得到上級的支持，如何向上向外爭取更多的支持，需要進一步加大工作力度；對內，加強產業發展、示范應用和技術創新之間的協同上還需要進一步推動，招商選資、產業培育的重點需要進一步明確、力度需要進一步加大，要素瓶頸制約的突破上需要進一步創新。

如果說，2013年是光伏高新區創建的開局之年、起步之年，2014年則是完成全省“五位一體”試點三年目標的關鍵之年，是搶抓國內外光伏行業整合良好機遇，創建“國內一流、面向世界”中國光伏科技城的發力之年。因此，2014年，要針對存在的問題和困難，應對新的形勢，進一步以百倍的工作努力，全力以赴推進。具體要進一步做好七方面工作：

（一）進一步明確方向

圍繞“五位一體”試點的總體要求，進一步明確光伏高新區的發展方向，要力爭通過3-5年的努力，把光伏高新區打造成為全國領先、具有核心競爭力的專業化園區。

全國領先，就是定位要高，這也是全省“五位一體”試點的要求。要全國領先，最核心的標志是全國領先的重點企業，要在光伏電池、系統集成、新一代產品、光伏配件等領域，著力培育若干家銷售規模上百億，掌握核心技術和自主知識產權，規模效應高、創新能力強的龍頭骨干企業，鼓勵發展一批實現差異化發展的創新型成長性中小光伏企業。最直觀的標志是全國領先的應用示范，要加快實現園區光伏發電全覆蓋，原有屋頂全面改造，新建建筑逐步安裝，真正全面打造國家“新能源示范園區”。

具有核心競爭力，就是要創新方法，聚集資源，打造高新區獨特的競爭優勢。一要走“產業鏈垂直整合”的道路。緊緊圍繞光伏整個產業鏈的相關環節，依托相互之間的關聯性，把研發設計、裝備制造、生產制造、應用開發等相關環節上的龍頭企業、優勢企業聚集整合起來，形成強強聯合的優勢產業鏈，打造產業發展的核心競爭力。二要走“產業培育、示范應用和技術創新協同推進”的道路。堅持以產業培育為核心，以示范應用帶動技術創新，以技術創新推動產業發展，通過三個環節的協同推進，打造工作推進機制的核心競爭力。三要走“強化公共服務平臺”的道路。在繼續完善高新區基礎政策硬平臺的同時，加大檢驗檢測、投融資、交易展示等公共服務軟平臺建設力度，打造服務體系的核心競爭力。

專業化園區，就是要圍繞一個主導產業來打造園區。這一主導產業主要聚焦光伏產業，但同時也要樹立“泛光伏”的理念，要把與光伏相關的光電一體化、電力電氣、高端裝備制造等產業納入培育的范圍，以拉長產業鏈、抵御單行業風險。

（二）進一步加快產業基地建設

一是明確招商重點。按照高新區現有的產業基礎與資源，按照光伏行業目前的發展現狀，按照高新區需要盡快成形的要求，必須要突出重點抓招商，即以“四個為主”為重點開展招商選資：要以重大項目為主，光伏產業作為資本和技術密集型產業，作為市場“大起大落”的新興產業，要把具有較強實力、較強技術研發能力的龍頭企業作為招商的重中之重，從而帶動整個產業鏈發展，支撐高新區發展。要以電池及組件制造為主，光伏電池的特點決定電池及組件制造是整個產業鏈的核心環節，只有引進了電池及組建制造的龍頭企業，才能聚集中后端的逆變器、智能電表、控制系統等企業，也更容易突破引進附加值更高的、也是最理想的光伏裝備項目。要以“泛光伏產業”為主，在重點突破光伏產業的同時，拓展LED、新一代環保高效儲能系統等產業，整體打造產業優勢。要以光伏制造業為主，通過引進制造項目，帶動研發設計、應用推廣等高端生產業發展，形成完整產業鏈。

二是創新招商機制。要在繼續發揮“招商地圖”等有效招商手段的基礎上，重點突出四個“專業招商”：要推進專業中介機構招商，充分發揮中介機構信息量大、招商專業性強、組織網絡覆蓋面廣、招商成本低、市場空間充分的優勢，在繼續加強與歐洲清潔能源協會、SEMI、中國光伏產業聯盟等知名專業中介機構合作同時，進一步拓展與其他國內外知名中介機構合作，大力推進招商。要依托專業人員招商，加強與一批專業水平高、在行業內有一定地位和影響的客商、專家和領導的合作，通過他們開展招商選資工作，提高項目的針對性和成功度。要參加專業展會招商，組織參加德國慕尼黑太陽能展、日本東京國際光伏展、上海太陽能光伏展等國內外知名光伏專業展會，積極籌劃舉辦“光伏發電應用博覽會”和“中國（嘉興）光伏產業發展高峰論壇”，對接和匯聚國家產業聯盟、國內外重點企業、重點科研院所、產業關鍵人物等產業資源，推廣光伏高新區。要強化專業化隊伍招商，探索建立區光伏產業招商組，以光伏高新區為主體、區相關部門全力參與和配合，共同開展招商；進一步開展學習和培訓，提高光伏高新區招商人員素質；健全招商內部競爭機制和激勵機制，推動實效性。

三是加快項目建設。項目引進只是第一步，項目落地、建設、投產才是最關鍵的。從目前招商形勢看，服務、推動、加快項目建設步伐將成為下一步光伏高新區建設至關重要的一項工作。要建立1個重大項目＋1個推進服務小組的機制，由區相關領導牽頭，抽調區相關職能部門和光伏高新區管委會的精兵強將，建立推進服務小組，在審批、落地、建設、投產等各個環節，超常規集聚資源，超常規解決問題，超常規提供服務，切實加快重大項目建設進度。

（三）進一步推動示范應用

一是更好服務于產業培育。要緊抓國內光伏市場啟動的重大契機，把握“市場促產業”的發展規律，建立健全光伏發推廣應用與產業發展相互促進的良性互動機制，通過推動光伏發電應用示范，聚集行業內的目光，不斷完善光伏產業鏈。要在繼續抓好今年61MW分布式光伏發電項目的同時，積極向上爭取規模，妥善處理好有限屋頂資源與項目需求之間的關系，合理確定新一輪項目規模，積極穩妥予以推進。

二是更加注重示范性。繼續堅持“以點帶面、示范先行、規模適度”原則，注重應用產品的多樣化、應用領域的多元化。在繼續大力抓好企業、集中式屋頂發電項目的同時，切實抓好國家“863”項目，努力成為全國示范。在推進光伏發電應用的同時，積極推進與儲能系統的結合，探索更有效的技術模式。

三是更快推動應用模式創新。通過屋頂太陽能光伏發電示范應用，以政府為主導、相關政策為配套，鼓勵以第三方建設合同能源管理為主，鼓勵用戶自建，逐步建立健全光伏發電標準化的規劃設計、建設、運維管理規范體系，形成可持續發展的光伏發電商業創新模式，向全省、全國推廣應用。進一步推動融資模式創新，積極探索金融租賃、收益權抵押、企業債、電站資產證券化等多種方式，拓寬企業融資渠道。

（四）進一步加強技術創新

一是發揮好省級重點企業研究院作用。以國家電網浙江省分布式光伏并網技術研究院、中國電子科技集團第三十六研究所光伏裝備與智能控制研究院為依托，充分發揮省級企業研究院在人才資源集聚、技術研發突破、行業創新引領等方面的作用，支撐產業發展。按照“成熟一個、建設一個、扶持一個”的建設思路，在園區內建設不同研究方向的太陽能光伏省級及以上重點企業研究院。

二是積極引導開展協同創新。全力支持重點企業牽頭實施產業目標明確的重大科技項目，不斷加強與國內外知名高校、科研機構的合作， 在園區內聯合建立包括企業研究院、工程（技術）研究中心、實驗室、大公司地區研發總部等在內的光伏技術創新綜合平臺，對新型光伏技術、分布式光伏并網技術、光伏裝備工程技術等方面的公共應用性技術和共性技術進行聯合攻關和科技成果輸出，從“制造”向“智造”并舉。

三是加快公共服務平臺建設。依托國電通、36所、中科優恒公司等機構，積極籌建國家級光伏質檢中心，實現光伏產業研發生產和檢驗檢測服務有機融合、互動發展。大力發展技術評估、技術咨詢、技術服務、技術轉移、專利、科技信息、投融資、人才培養、法律服務等各類中介組織，形成完整的服務保障體系，為企業提供便捷高效的服務。

（五）進一步促進產城融合

一是加強相關規劃銜接。進一步細化光伏高新區建設規劃，注重與秀洲新區、秀洲工業園區城市建設三年行動計劃、服務業發展規劃等有關方案規劃的銜接，制定生產體系、生活體系與社區居民服務體系三個產業專項規劃，促進三大產業的協調發展和空間的優化布局。

二是加強基礎設施建設。加快推進光伏高新區及其周邊交通網構建，加快東升西路延伸段、新08省道建設，完善加創路北段、洪高路延伸段等次干道和支路網絡，著力構建立體式交通網絡。進一步完善光伏高新區內燃氣、供水、綠化、污水處理等重大設施基礎和配套設施建設，推進中山西路、新塍大道綠化建設或改造，實現光伏高新區內道路綠化全覆蓋，營造良好的生態環境。

（六）進一步強化要素保障

一是強化資金保障。積極爭取上級資金，充分利用上級扶持光伏產業發展以及鼓勵光伏應用的政策，爭取光伏高新區基礎設施建設、重大科技技術創新、重點科研機構建設、光伏發電上網電價等資金補助。加強財政資金整合，向光伏高新區建設傾斜；努力降低融資成本，加強與中國進出口銀行浙江省分行等金融機構的融資對接合作；設立園區天使投資基金，組建政府創司，支持處在孵化期的光伏重點產業項目和重大科研團隊項目。依托創業投資中介服務平臺，組建民間私募風險投資基金，吸引民營風險投資公司參與園區科技風險投資。鼓勵直接融資，引導光伏企業進入浙江股權交易中心等掛牌融資。

二是強化土地保障。積極推進光伏高新區范圍內土地利用總體規劃局部修編,做好光伏產業用地規劃。對于符合省重大產業項目申報條件的光伏產業項目，積極爭取納入省重大產業項目庫，力爭重點項目用地計劃指標由省單列下達解決。對于預評估好的光伏產業項目，確保全區新增工業建設用地指標優先傾斜。鑒于光伏高新區內不少地塊已開發建設，必須加快“兩退兩進”工作步伐，加大淘汰落后產能力度，提高土地節約集約利用水平。

（七）進一步優化發展環境