嵌入式電路設計教程精選(九篇)

前言：一篇好文章的誕生，需要你不斷地搜集資料、整理思路，本站小編為你收集了豐富的嵌入式電路設計教程主題范文，僅供參考，歡迎閱讀并收藏。

第1篇：嵌入式電路設計教程范文

關鍵詞:PC104;CPLD;多周期同步測頻;VHDL

中圖分類號:TP391;TP368.1文獻標識碼:B

文章編號:1004-373X(2010)02-086-04

Design of Frequency Measuring Module Based on PC104 and CPLD

LIU Guohua1,HE Huafeng1,TIAN Pengfei1,WANG Lin2

(1.The Second Artillery Engineering College,Xi′an,710025,China;

2.The Second Artillery Military Representative Office in the Area of Xiaogan,Xiaogan,432100,China)

Abstract:According to the need of some test system,a high_accuracy frequency measuring module is designed based on PC104 and CPLD.A method of synchronous multi_period frequency measurement is used to achieve the equal precision measure to the tested frequency channel.The hardware circuit of the frequency measuring module is designed.And the detailed VHDL source code to achieve digital frequency using CPLD is given.The interface logic of PC104 bus is compiled using the way of schematic diagram,and the emulation is done by the software of MAXPLUSⅡ.The digital frequency and the interface logic are accurately working showed by the result.This frequency measuring module has been proved to be high_accurate,stable and reliable in the practical application.

Keywords:PC104;CPLD;synchronous multi_period frequency measurement;VHDL

隨著科學技術的發展,嵌入式產品在軍事領域的應用日益廣泛,特別是在各種系統的自動化測試領域[1]。頻率測試是測試系統中的重要測試項目,在此設計一種基于PC104嵌入式計算機和CPLD的高精度測頻模件,以滿足對頻率量的測試。

1 測頻原理

傳統的頻率測量方法有兩種[2]:直接測頻法和測周期法。直接測頻法就是在給定的閘門信號中填入被測脈沖,通過必要的計數線路,得到填充脈沖的個數,從而算出待測信號的周期。它的主要缺點是存在被測脈沖的±1個誤差,難以兼顧低頻和高頻實現等精度測量,所以測量準確度較低。測周期法[3]是在一個信號周期內記錄下基準定時脈沖的個數,然后換算成頻率f。主要缺點是存在基準脈沖的±1個誤差,適用于較低頻率的測量。

多周期同步測頻方法[4]是在直接測頻的基礎上發展而來的,其特點在于測量過程中實際閘門時間不是固定值,而是被測信號周期的整數倍,即與被測信號是同步的,因此消除了對被測信號計數產生的±1個誤差,測量精度大大提高,而且達到了在整個測量頻段的等精度測量。多周期同步測頻法的原理[5,6],如圖1所示。

圖1 多周期同步測頻法原理

如圖1所示,首先,由控制線路給出閘門開啟信號,計數器等到被測信號的上升沿到來時,真正開始計數;然后,兩組計數器分別對被測信號和標準頻率信號計數。當控制線路給出閘門關閉信號后,計數器等到被測信號下降沿到來時結束計數,完成一次測量過程。可以看出,實際閘門與設定閘門并不嚴格相等,但最大差值不超過被測信號的一個周期。被測頻率的計算方法為:

fx=(Nx/N0)f0(1)

式中:Nx為被測信號的計數值;N0為標準頻率信號的計數值;f0為標準頻率信號的頻率;τ為閘門時間,計數器的開閉與被測信號完全同步,即在實際閘門中包含整數個被測信號的周期,因而不存在對被測信號計數的±1個誤差。

2 硬件電路設計

如圖2所示,該模件硬件主要包括PC104控制處理模塊、CPLD測試模塊、信號調理模塊、繼電器驅動模塊和高精度20 MHz晶振。在該系統中為了實現對多路頻率信號的測量,采用了通過繼電器控制來選擇信號的方案。通過CPLD控制繼電器的動作,接通不同的繼電器開關,被測信號通過繼電器之后,由6N137高速光電隔離器隔離、電平轉換之后送入CPLD進行測頻。由于CPLD的I/O口驅動電流較小,所以加了一級ULN2803驅動器來驅動繼電器的線包。CPLD主要完成的功能是實現數字頻率計,采用多周期同步測頻法完成對輸入信號頻率的測量,并通過與PC104的接口邏輯,將測量結果送給PC104主機,由主機進行頻率值的計算及顯示,從而完成整個測頻模件的功能,CPLD選用Altera公司的EPM7128SQC100芯片。

圖2 模件硬件電路設計

3 軟件設計

3.1 測頻電路程序設計

對于CPLD的編程,一般有通過電路原理圖的方式和通過硬件描述語言即VHDL語言兩種方式\。第一種方式直觀性強,較好理解,適用于小規模數字電路的設計;第二種方式具有多層次描述系統硬件功能的能力,可讀性強,適用于時序電路及大規模電路的設計。本文采用兩者相結合的方式,用VHDL語言實現數字頻率計的設計,用原理圖的方式實現了PC104主機的接口邏輯,并進行仿真。結果表明完全可以滿足功能需求,編譯環境為Max+PlusⅡ。

以下為數字頻率計的VHDL語言源代碼[8-10]。設計了兩個32位計數器,一個8位數據選擇器及一個觸發器控制閘門信號。

LIBRARY IEEE;

USE IEEE.STD_LOGIC-1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY frequency IS

PORT (BCLK,TCLK:IN STD_LOGIC;

CLR,CL:IN STD_LOGIC;

SEL:IN STD_LOGIC_VECTOR

(2 DOWNTO 0);

START,EEND:OUT STD_LOGIC;

DATA: OUT STD_LOGIC_VECTOR

(7 DOWNTO 0));

END ENTITY frequency;

ARCHITUCTURE behavior OF frequency IS

SIGNAL BC:STD_LOGIC_VECTOR

(31 DOWNTO 0);

SIGNAL TC:STD_LOGIC_VECTOR

(31 DOWNTO 0);

SIGNAL ENA: STD_LOGIC;

BEGIN

START

CH:PROCESS (SEL)

BEGINCASE SEL IS

WHEN "000"=>DATA

WHEN "001"=>DATA

WHEN "010"=>DATA

WHEN "011"=>DATA

WHEN "100"=>DATA

WHEN "101"=>DATA

WHEN "110"=>DATA

WHEN "111"=>DATA

WHEN OTHERS =>

DATA

END CASE;END PROCESS;

BF:PROCESS (BCLK,CLR)

BEGIN IF CLR=′1′ THEN

BC 0);

ELSIF (BCLK′EVENT AND BCLK=′1′) THEN

IF ENA = ′1′ THEN

BC

END IF;END IF;END PROCESS;

TF:PROCESS (BCLK,CLR)

BEGIN IF CLR=′1′ THEN

TC 0);

ELSIF (BCLK′EVENT AND BCLK=′1′) THEN

IF ENA = ′1′ THEN

TC

END IF;END IF;END PROCESS;

TR:PROCESS (TCLK,CLR)

BEGIN

IF (TCLK′EVENT AND TCLK=′1′) THEN

ENA

END IF;END PROCESS;

EN:PROCESS (ENA)

BEGIN

IF (ENA′EVENT AND ENA=′0′) THEN

EEND

END IF;END PROCESS;

END ARCHITUCTURE behavior;

以上程序通過軟件編譯后生成數字頻率計的邏輯功能模塊圖如圖3所示。

以下是程序的仿真波形(見圖4),標準頻率為20 MHz,被測信號頻率為0.1 MHz,仿真時間設為120 μs。

圖3 數字頻率計邏輯功能模塊圖

圖4 數字頻率計仿真結果

從仿真的結果可以看出,在定時脈沖CL到來時,計數器并沒有開始計數,而是等到被測信號的上升沿到來時,START信號才開啟,計數器開始計數,定時脈沖結束時,計數器也是等到被測信號的上升沿到來時才結束計數,實現了多周期同步測頻。圖4中被測信號頻率的計算方法如式(1)所示。與系統預設值相同,可以實現所需的功能。

3.2 PC104接口電路實現

該設計中PC104接口電路部分在Max+PlusⅡ中用原理圖的方式實現。使用的PC104總線信號有地址線A0~A9、數據線D0~D7、讀寫信號線IOR/IOW、復位信號RESET、中斷信號IRQ3、地址允許線AEN。在PC104總線的接口電路部分遵循一個原則:就是輸出加鎖存,輸入加緩沖驅動。該接口電路示意如圖5所示,首先地址線的A3~A9位與外部波段開關設置地址及AEN信號通過譯碼電路中的比較器進行比較,若相同,則說明該模塊被選中,然后根據A0~A2的譯碼結果,結合讀寫信號線產生輸出鎖存器74HC273及輸入緩沖器74HC244的脈沖信號或使能信號,完成對數字頻率計及外部電路的讀寫及控制。在總線工作方式上采用中斷方式。設計中,將計數器的實際計數結束信號EEND作為總線的中斷觸發信號IRQ3,以此來提高PC104總線的工作效率。該接口邏輯的仿真結果如圖6所示。

從仿真結果可以看出,接口邏輯可以很好地控制外部繼電器的接通,產生清零及定時脈沖,并能正確地讀取數字頻率計的計數結果,實現模塊預定的功能。該接口邏輯已在實驗中得到了驗證。

3.3 PC104應用程序設計

在調試該模件時系統采用Windows Me操作系統,編譯環境采用TC 3.0。主程序包括系統初始化、中斷初始化、接通繼電器及產生清零和定時脈沖模塊。在中斷服務程序中主要完成了讀取計數值、計算頻率值及顯示打印功能。它的程序流程圖如圖7所示,在此不再列出具體代碼列。

圖5 PC104總線接口邏輯

圖6 PC104總線接口邏輯仿真結果

圖7 PC104應用程序流程圖

4 實驗結果

實驗采用的方法是將板載的20 MHz的晶振在CPLD內部分別進行2分頻和20分頻,得到10 MHz和1 MHz的信號,然后再將這兩個頻率信號分別進行2,4,6,8分頻,得到共9個被測信號,閘門時間為1 s,測試結果如表1所示。

表1 測試結果

被測頻率值實測值誤差

1 MHz1.000 000 MHz0

5 MHz5.000 000 MHz0

2.5 MHz2.500 000 MHz0

1.25 MHz1.250 000 MHz0

0.625 MHz0.625 000 MHz0

500 kHz500.000 000 kHz0

250 kHz250.000 000 kHz0

125 kHz125.000 000 kHz0

62.5 kHz62.498 295 kHz2.7×10-5

由測試結果可以看出,模件的測頻精度較高,完全能夠滿足一般性測試系統的需要。

5 結 語

采用多周期同步測頻技術設計并實現了基于PC104總線和CPLD的測頻模件。給出硬件設計原理圖和數字頻率計的VHDL程序源代碼,PC104總線的接口邏輯電路,最后得出仿真結果,編制了PC104總線應用程序。實際應用表明,該模件精度高,穩定性好,能夠很好地完成對頻率量測試的任務。

參考文獻

[1]黃家彬,訾向勇,劉愛蘭.基于PC104的脈沖信號的產生及測量方法[J].國外電子測量技術,2004(6):23-25.

[2]魏鐘記,劉峰,汪銘東.數字測頻方法及實現[J].電子測量技術,2006(4):28-29.

[3]王宏利,程旭德,徐兵,等.基于AT89C51的智能測頻儀設計[J].計算機測量與控制,2007,15(3):410-412.

[4]章軍,張平,于剛.多周期同步測頻測量精度的提高[J].電測與儀表,2003(6):16-17.

[5]柳義利,周渭,劉海霞.一種高速連續頻率測量方法[J].2000(1):32-33.

[6]董婧,陳昊.基于嵌入式微處理器和FPGA的高精度測頻設計[J].現代電子技術,2007,30(20):160-162.

[7]刑建平,曾繁泰.VHDL程序設計教程[M].北京:清華大學出版社,2005.

[8]雷伏容.VHDL電路設計[M].北京:清華大學出版社,2006.

[9]張亦華,延明.數字電路EDA入門――VHDL程序實例集[M].北京:北京郵電大學出版社,2003.

[10]侯伯亨,顧新.VHDL硬件描述語言與數字邏輯電路設計[M].西安:西安電子科技大學出版社,1999.

第2篇：嵌入式電路設計教程范文

【關鍵詞】OV7670；NIOS II；圖像數據；USB傳輸

系統設計智能IC卡刷卡拍照考勤系統，在用IC卡刷卡考勤的同時，自動拍攝刷卡人員的圖像信息并記錄在案，管理員通過后臺管理軟件可以查看，對比每一筆刷卡記錄人員的圖像，從而有效杜絕考勤中的替刷卡的現象，既有指紋考勤機的防替打卡特性，又有感應考勤機的優點，實現現代化的信息化考勤系統。并且解決了生物身份識別考勤對環境和使用人群的限制，可有效適應于工廠、工礦企業等復雜環境的應用。

1.系統設計

本系統采用Altera公司的FPGA進行設計，型號為Cyclone II系列的EP2C5Q208，其內部資源滿足設計要求。由FPGA來控制OV7670傳感器數據的采集和傳輸，為快速讀取圖像數據及傳輸數據提供硬件資源支持。系統機構框圖如圖1-1所示。

OV7670圖像傳感器模塊，體積小、工作電壓低，且提供VGA攝像頭與攝像處理器所有功能的圖像傳感器模組，帶有3Mbit的AL422B存儲器，顯示采用帶有觸摸功能的TFT液晶模塊，SD存儲卡用于存儲照片、圖片等信息。OV7670圖像傳感器輸出的8位RGB數據放在AL422B存儲器，再由AL422B讀出來的數據直接驅動彩屏顯示。首先讀取數據，再分為8位發送，這樣基本看不到刷圖的痕跡，直接顯示圖像。從拍攝到查看圖像，只需用手觸摸液晶屏操作即可完成，方便了人機交流。

射頻卡刷卡模塊可以識別射頻IC卡，刷卡時可以把刷卡人的圖像拍攝下來，圖像以.BMP格式保存，通過SPI總線傳送到SD卡存儲，或者通過USB接口傳輸到計算機中存儲。USB圖像傳輸采用CY7C68013A芯片實現，傳輸速率達到USB2.0水平，可實現圖像高速可靠傳輸，把圖像等相關考勤數據傳輸到計算機由相應的考勤軟件進行識別處理，方便管理者查詢單位員工出勤情況。

2.硬件電路設計

2.1 電源模塊

電源是電子設備中必不可少的一部分，電源模塊電路如圖2-1所示。系統電源采用鋰電池供電，J1為鋰電池接口，類似移動電源供電，而且用萬能充之類即可充電，使用方便。電路中的電容起耦合作用，AMS1117是3.3V和1.2V穩壓芯片，給整個系統供電穩定的工作電壓。

2.2 OV7670模塊

OV7670圖像傳感器的有效像素達到30萬，其VGA圖像最高達到30幀/秒，它靈敏度高適合低照度應用及低電壓嵌入式應用。傳感器通過SCCB總線控制，可以輸出整幀、子采樣、取窗口等方式的各種分辨率8位影響數據。用戶可以完全控制圖像質量、數據格式和傳輸方式。所有圖像處理功能過程包括伽瑪曲線、白平衡、飽和度、色度等都可以通過SCCB接口編程。該圖像傳感器應用獨有的傳感器技術，通過減少或消除光學或電子缺陷如固定圖案噪聲、托尾、浮散等，提高了圖像質量，得到了清晰、穩定的彩色圖像。

本模塊是由OV7670與AL422B存儲器組合而成，模塊電路如圖2-2所示。AL422B存儲器有3Mbit內存，并配置393216字節和8位先進先出數據的存儲器。內置的地址和指針控制電路提供簡單的串行接口總線讀/寫存儲器，從而減少芯片間的設計工作。WE是寫信號，低電平有效，當WE為低電平時，AL422B接收到OV7670的8位RGB數據；當WE為高電平時，AL422B再輸出8位數據給TFT，從而驅動TFT顯示圖像。WRST是寫復位信號，低電平有效，很多情況下因為寫復位沒寫好，會造成顯示圖像的畸形。PCLK是OV7670的像素時鐘，作為AL422B的寫時鐘。OE是使能信號，低電平有效。RRST是讀復位信號，低電平有效。RSC是讀時鐘信號，由系統提供。圖中的DI0-DI7的8位數據分別由OV7670輸出的8位數據來提供，DO0-DO7是AL422B的輸出的數據，驅動TFT顯示圖像，每刷一幀圖像需刷屏320*240個像素。

2.3 射頻讀卡模塊

射頻讀卡模塊采用FM1702SL射頻基站芯片設計，如圖2-3所示。設計者不必關心模塊內部的設計，只需要通過模擬SPI接口發送命令就可以對IC卡進行讀寫等操作。模塊檢測感應到IC卡時通過信號線通知FPGA主控系統，系統發送讀取卡號命令給模塊，模塊通過規定協議把卡號的信息上傳到主控系統，這樣主控系統就不需要實時檢測是否有卡感應，節約系統資源，提高系統工作效率。

3.攝像頭驅動程序設計及圖像顯示存儲

3.1 OV7670與FIFO間的數據操作

OV7670與FIFO的數據傳輸需要一定的時序：OV7670的場同步接入MCU的外部中斷（上升沿觸發），這樣當一個場同步到來時開啟FIFO的寫使能，這樣數據就在行同步與MCU的控制下按照像素時鐘依次寫入FIFO。當一場圖像數據進入了FIFO以后，也標志著下一場數據將要來到，也即下一個場同步的上升沿即將到來，當下一個上升沿觸發并進入中斷后，MCU應該關掉FIFO的寫使能，然后開始讀FIFO的數據，直到數據讀完以后再開始下一次的數據采集。所以調試的第一步是一個攝像頭正常工作時的外中斷。主要注意剛進外中斷時應該先清中斷標志再進行中斷操作，否則系統可能一直處于中斷嵌套中，OV7670與FIFO間的數據讀寫流程如圖3-1所示。

程序上是通過捕獲VSYNC場同步實現前后臺同步的，場同步是上升沿有效，當一個場同步觸發MCU中斷以后，在中斷程序中首先開啟FIFO的寫使能，這時圖像數據便在PCLK像素時鐘的同步下依次寫入FIFO，當下一個場同步到的時候中斷會再次觸發，這時便要關閉寫使能，因為FIFO中已經緩存了一幀待處理的數據。main（）函數中會一直查詢FIFO中是否有一幀數據的標志，具體是通過判斷VsyncCnt是否等于2實現的。當VsyncCnt等于2時，說明FIFO中已經緩存了一幀圖片，MCU便從FIFO中取出數據進行處理（如顯示到LCD或者進行顏色識別等）。當處理完一幀數據后，MCU會清零VsyncCnt，并復位讀寫指針，開始下一次采集處理。

3.2 圖像存儲顯示與傳輸

本設計采用2.8寸的TFT為顯示器。該TFT采用ILI9325/9328作為驅動芯片。該TFT主要用來顯示系統操作界面、BMP圖片等，其中BMP圖片主要包括拍照得來的照片和SD卡存的圖片。FPGA通過操作顯示數據RAM和配置TFT的相關寄存器，即可實現TFT的顯示。

當一幀數據緩存進入FIFO以后，MCU關掉FIFO的寫使能，轉而從FIFO中讀取數據進行處理，這時的處理可以是將數據寫入TFT進行顯示或者存入SD卡完成拍照功能。數據存儲較簡單的一種格式是BMP，它只用給每一幀數據加上合適的BMP文件頭，然后依次填入圖像數據即可。OV7670采集的數據經過FPGA做處理后寫到CY7C68013的從FIFO，由CY7C68013將數據打包發送到上位機，通過USB接口實現圖像數據的傳輸。

4.系統調試結果與總結

本系統初步實現了刷卡拍照考勤系統的設計，硬件實物如圖4-1所示。顯示是2.8寸帶有觸摸的TFT液晶屏。在液晶屏右邊就是高速高存儲量的SD卡，可支持的容量為4GB以上。硬件設備還有USB通信接口，FPGA系統板，OV7670圖像采集傳感器模塊，射頻讀卡模塊。系統工作時可以把刷卡拍下的照片存于SD卡中，液晶屏可以實時顯示采集的畫面，通過按鍵操作可以選擇查看存在SD卡中的照片。

系統實現通過USB通信芯片把圖像畫面傳輸到計算機中，在拍照考勤系統軟件中實時顯示采集的畫面，如圖4-2所示。軟件操作功能有開始、停止圖像傳輸，拍照功能，保存拍下的圖像畫面，打開存在的BMP圖片，設置照片存儲路徑，還可以進行視頻監控，把監控畫面保存為AVI視頻文件格式。軟件左邊為動態信息顯示內容，軟件右邊為圖像顯示區域，實時顯示采集的圖像信息，圖像是320*240像素，每秒可以更新10幀，畫面顯示還是比較流暢的。圖像中文字信息清晰可見，由圖可知圖像畫質還是比較清晰，可以滿足一般應用需要。

參考文獻

[1]夏宇聞.Verilog HDL數字系統設計教程[M].北京航空航天大學出版社，2003，7.

[2]周立功.單片機與CPLD綜合應用技術[M].北京航空航天大學出版社，2003，7.

[3]周立功.EDA實驗與實踐[M].北京航空航天大學出版社，2007，9.

[4]江國強.EDA技術與應用[M].電子工業出版社，2006，7.